学习笔记：Verilog连续赋值及在线仿真

1. 参考
   https://www.runoob.com/w3cnote/verilog-assign.html
2. assign， 全加器
   连续赋值语句是 Verilog 数据流建模的基本语句，用于对 wire 型变量进行赋值
   assign LHS_target = RHS_expression ；
   LHS（left hand side） 指赋值操作的左侧，RHS（right hand side）指赋值操作的右侧。
   assign 为关键词，任何已经声明 wire 变量的连续赋值语句都是以 assign 开头。

wire      Cout, A, B ;
assign    Cout  = A & B ;     //实现计算A与B的功能
wire      Cout = A & B ; // 替代方法

需要说明的是：
LHS_target 必须是一个标量或者线型向量，而不能是寄存器类型。
RHS_expression 的类型没有要求，可以是标量或线型或存器向量，也可以是函数调用。
只要 RHS_expression 表达式的操作数有事件发生（值的变化）时，RHS_expression 就会立刻重新计算，同时赋值给 LHS_target。

3. 全加器
   1bit 全加器。
   设 Ai，Bi，Ci 分别为被加数、加数和相邻低位的进位数，So, Co 分别为本位和与向相邻高位的进位数。

So = Ai ⊕ Bi ⊕ Ci ;
Co = AiBi + Ci(Ai+Bi)

rtl 代码（full_adder1.v）如下：

module full_adder1(
    input    Ai, Bi, Ci,
    output   So, Co);
 
    assign So = Ai ^ Bi ^ Ci ;
    assign Co = (Ai & Bi) | (Ci & (Ai | Bi));
    //assign {Co, So} = Ai + Bi + Ci ;
endmodule

4. 在线仿真代码和结果
   基于示例代码修改后的，可在线仿真的代码如下

// https://hdlbits.01xz.net/wiki/Iverilog
`timescale 1ns/1ns

module top_module ();
    reg clk = 0;
    always #5 clk = ~clk; // Create clock with period=10
    
    reg [2:0] ABC; // Combine Ai, Bi, Ci into a single vector
    wire So, Co;

    assign Ai = ABC[2];
    assign Bi = ABC[1];
    assign Ci = ABC[0];

    initial `probe_start; // Start the timing diagram

    `probe(clk);
    `probe(Ai);      // Probe signal "Ai"
    `probe(Bi);
    `probe(Ci);
    `probe(So);
    `probe(Co);


    initial begin
        $dumpfile("wave.vcd"); // Enable waveform dumping
        $dumpvars(0, top_module); // Dump all signals in top_module
    end

    initial begin
        ABC = 3'b000;
        forever begin
            #10 ABC = ABC + 1'b1;
        end
    end

    full_adder1 u_adder (
        .Ai (Ai),
        .Bi (Bi),
        .Ci (Ci),
        .So (So),
        .Co (Co)
    );

    initial begin
        #1000; // Simplified termination
        $finish;
    end

    initial begin
        $monitor("Time = %0t, clk = %b, Ai = %b, Bi = %b, Ci = %b, So = %b, Co = %b", $time, clk, Ai, Bi, Ci, So, Co);
    end

endmodule

module full_adder1(
        input   Ai, Bi, Ci,
        output  So, Co);

`ifdef ADDER_DESCRIPTION
        assign {Co, So} = Ai + Bi + Ci ;
`else
        assign So = Ai ^ Bi ^ Ci ;
        assign Co = (Ai & Bi) | (Ci & (Ai | Bi));
`endif

endmodule

5. 仿真结果示例