Super Logic Region (SLR) 在Xilinx FPGA架构
https://www.rapidwright.io/docs/Xilinx_Architecture.html
引言
在现代FPGA（现场可编程门阵列）设计中，架构的组织和资源管理至关重要。AMD-Xilinx的FPGA架构采用了一种分层结构，其中**Super Logic Region (SLR)**是一个关键的构件。SLR的设计不仅提高了FPGA的性能和灵活性，还为复杂计算和大规模数据处理提供了理想的硬件基础。本文将探讨SLR的定义、结构和在FPGA设计中的应用。
Xilinx架构术语概述
为了更好地理解SLR，我们首先需要了解Xilinx架构中的几个关键术语：
BEL (Basic Element of Logic)：
- 逻辑基本单元，是FPGA中构成逻辑功能的最小单元，如查找表（LUT）和触发器（FF）。
Site：
- 指FPGA中可以放置逻辑基本单元的特定位置。每个site可以包含一个或多个BEL。
Tile：
- 由多个site和相关逻辑单元组成的区域，是FPGA的基本构建块。Tiles可以是不同类型的，具体取决于它们的功能和资源。
FSR (Fabric Sub Region or Clock Region)：
- 也称为时钟区域，是FPGA中一组重复的2D tile数组。FSR用于优化时钟信号的分配和路由。
SLR (Super Logic Region)：
- SLR是FPGA中采用堆叠硅互连技术（SSIT）或2.5D封装的逻辑区域。SLR包含多个FSR，并且通常是相同的，因为每个SLR都是从相同的掩模集制造而来的。
Device：
- 在Xilinx架构中，设备是最高级别的结构，通常是单个芯片的2D FSR数组或多个SLR的垂直排列。
Node：
- 节点是用于描述tiles之间连接的电气连接线的集合。节点跨越一个或多个tiles，形成电路的连接。
Super Logic Region (SLR) 的结构与组成
SLR的设计使其能够有效管理FPGA资源以实现高性能计算。SLR的结构通常如下：
包含多个FSR：
- 每个SLR由多个FSR组成，FSR内部包含多个tiles，tiles则由多个site和BEL构成。
- SLR的设计允许在逻辑层面上实现大规模并行处理。
Laguna Tiles：
- 在SLR之间的边界区域，使用特殊的Laguna tiles替代常规CLB列。Laguna tiles具有专用的触发器站点，用于支持SLR间的逻辑通信。
时钟资源：
- SLR内的时钟资源用于管理和分配时钟信号，以确保各个逻辑单元之间的同步和数据传输。
FSR (Fabric Sub Region or Clock Region)
A fabric sub region结构子区域，也称为时钟区域，是结构中复制的二维图块阵列。在UltraScale体系结构中，所有FSR都是60 CLB高，但它们的宽度将根据其构造中使用的瓷砖类型的组合而有所不同。
时钟路由和分配线表示为与FSR相同的粒度。在UltraScale架构中，有24个水平布线轨道、24个垂直布线轨道、25个水平分布轨道和24个垂直分布轨道。这些路由和分发轨道与相邻FSR中的轨道邻接，以形成设备时钟网络资源集。有关时钟资源的更多信息，请参阅UG472:7系列时钟资源用户指南或UG572:UltraScale体系结构时钟资源用户手册。