我自己的原文哦~ https://blog.51cto.com/whaosoft/14016824
一、PCB布局布线规则
布局
元器件布局的10条规则：
1. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．
2. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．
3. 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
4. 相同结构电路部分，尽可能采用“对称式”标准布局；
5. 按照均匀分布、重心平衡、版面美观的标准优化布局；
6. 同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性 分立元件也要力争在X或Y方向上保持一致，便于生产和检验。
7. 发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
8. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短；高电压、大电流信号与小电流，低电压的弱信号完全分开；模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分。
9、去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
10、元件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。
布线
（1）布线优先次序
键信号线优先：摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线
密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上连线 最密集的区域开始布线
注意点：
a、尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法。保证信号质量。
b、电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
c、有阻抗控制要求的网络应尽量按线长线宽要求布线。
（2）四种具体走线方式
1 、时钟的布线：
时钟线是对EMC 影响最大的因素之一。在时钟线上应少打过孔，尽量避免和其它信号线并行走线，且应远离一般信号线，避免对信号线的干扰。同时应避开板上的电源部分，以防止电源和时钟互相干扰。
如果板上有专门的时钟发生芯片，其下方不可走线，应在其下方铺铜，必要时还可以对其专门割地。对于很多芯片都有参考的晶体振荡器，这些晶振下方也不应走线，要铺铜隔离。
2、直角走线:
直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：
一是拐角可以等效为传输线上的容性负载，减缓上升时间；
二是阻抗不连续会造成信号的反射；
三是直角尖端产生的EMI。
3、差分走线:
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计.定义：通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。
差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距”。
等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。
4、蛇形线:
蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。
设计者首先要有这样的认识：
蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
注意点:
成对出现的差分信号线，一般平行走线，尽量少打过孔，必须打孔时，应两线一同打孔，以做到阻抗匹配。
相同属性的一组总线，应尽量并排走线，做到尽量等长。从贴片焊盘引出的过孔尽量离焊盘远些。
（3）布线常用规则
1、走线的方向控制规则：
即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；
当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
2、走线的开环检查规则：
一般不允许出现一端浮空的布线（Dangling Line), 主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。
3、阻抗匹配检查规则：
同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。
在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
4、走线长度控制规则：
即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
5、倒角规则：
PCB设计中应避免产生锐角和直角， 产生不必要的辐射，同时工艺性能也不好。
6、器件去藕规则：
A. 在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。
在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。
B. 在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用。
C. 在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。
7、器件布局分区/分层规则：
A. 主要是为了防止不同工作频率的模块之间的互相干扰，同时尽量缩短高频部分的布线长度。
B. 对混合电路，也有将模拟与数字电路分别布置在印制板的两面，分别使用不同的层布线，中间用地层隔离的方式。
8、地线回路规则：
环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。
9、电源与地线层的完整性规则：
对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。
10、3W规则：
为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W的间距。
11、屏蔽保护：
对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；
对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
12、走线终结网络规则：
在高速数字电路中， 当PCB布线的延迟时间大于信号上升时间（或下降时间） 的1/4时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法， 所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。
A. 对于点对点（一个输出对应一个输入） 连接， 可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。
B. 对于点对多点（一个输出对应多个输出） 连接， 当网络的拓朴结构为菊花链时，应选择终端并联匹配。
当网络为星型结构时，可以参考点对点结构。星形和菊花链为两种基本的拓扑结构, 其他结构可看成基本结构的变形, 可采取一些灵活措施进行匹配。
在实际操作中要兼顾成本、 功耗和性能等因素， 一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
13、走线闭环检查规则：
防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题， 自环将引起辐射干扰。
14、走线的分枝长度控制规则：
尽量控制分枝的长度，一般的要求是Tdelay<=Trise/20。
15、走线的谐振规则：
主要针对高频信号设计而言， 即布线长度不得与其波长成整数倍关系， 以免产生谐振现象。
16、孤立铜区控制规则：
孤立铜区的出现， 将带来一些不可预知的问题， 因此将孤立铜区与别的信号相接， 有助于改善信号质量，通常是将孤立铜区接地或删除。
在实际的制作中， PCB厂家将一些板的空置部分增加了一些铜箔，这主要是为了方便印制板加工，同时对防止印制板翘曲也有一定的作用。
17、重叠电源与地线层规则：
不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰， 特别是一些电压相差很大的电源之间， 电源平面的重叠问题一定要设法避免， 难以避免时可考虑中间隔地层。
18、20H规则：
由于电源层与地层之间的电场是变化的， 在板的边缘会向外辐射电磁干扰。称为边沿效应。
解决的办法是将电源层内缩， 使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。
（4）其他
对于单双层板电源线应尽量粗而短。电源线和地线的宽度要求可以根据1mm的线宽最大对应1A 的电流来计算，电源和地构成的环路尽量小。
为了防止电源线较长时，电源线上的耦合杂讯直接进入负载器件，应在进入每个器件之前，先对电源去藕。且为了防止它们彼此间的相互干扰，对每个负载的电源独立去藕，并做到先滤波再进入负载。
在布线中应保持接地良好。如下图。
DDR 布线规则
首先了解下 DDR2 信号的组成：
我用的DDR2芯片型号为：MT47H64M16HG
封装：
引脚定义：
原理图：
数据线和地址线：
数据线：DQ[0-15]，DQS，DM，（时钟信号）CK/CK#
地址线：A[0-15]，BA[0-2]，（控制信号）CS/WE/RAS/CAS，CKE、ODT
二、PCB设计2
通常，大学里没有专门讲授PCB接地和去耦基础知识的课程，这方面知识的掌握很可能来自实验室的经验，或者同行与前辈的分享，大多数电气工程专业毕业生都是在工作中学习这些技能，因而只要大家对电路设计过程（从原理图到布局直至PCB最终生产）涉及的关键问题稍有了解，就会拥有胜人一筹的优势。
PCB接地小知识
一. 完美接地vs.不完美接地
图1a显示信号源与负载之间隔开了一段距离，接地G1和G2通过一个回路连接起来。理想情况下，G1和G2之间的接地阻抗为0，因此接地回路电流不会在G1和G2之间产生一个差分电压。
图1a. 在电路中的任何一点，电流的算术和为0，或者说流出去的必会流回来。若G1和G2之间的阻抗为0，则G1和G2之间无差分电压
遗憾的是，让回流路径保持零阻抗是不可能的，接地回路阻抗在接地电流作用下，会在G1和G2之间产生一个误差电压ΔV。G1和G2之间的连接不仅有电阻，还有电感，这里忽略杂散电容的影响。但在本文“Part 2：PCB去耦小知识”部分，我们会了解到电源层和接地层之间的电容是如何帮助高频去耦的。
图1b. 接地阻抗中流动的信号和/或外部电流产生误差电压ΔV
G1和G2之间流动的电流可以是信号电流或其他电路引起的外部电流。
可以看到图2试验板中的总线阻抗如何既有阻性元件又有感性元件。接地总线阻抗是否会影响电路运行，不仅取决于电路的直流精度要求，而且取决于模拟信号频率和电路中数字开关元件产生的频率分量。
图2. 采用无焊试验板的电路
如果最大信号频率为1 MHz，并且电路仅需要几毫安(mA)电流，那么接地总线阻抗可能不是问题。然而，如果信号为100 MHz，并且电路驱动一个需要100 mA的负载，那么阻抗很可能会成为问题。
大部分情况下，由于"母线(buss wire)"在大多数逻辑转换等效频率下具有阻抗，将其用作数字接地回路是不能接受的。例如，#22标准导线具有约20 nH/英寸的电感和1 mΩ/英寸的电阻。由逻辑信号转换产生的压摆率为10 mA/ns的瞬态电流，在此频率下流经1英寸的该导线，将形成200 mV的无用压降：
对于具有2 V峰峰值范围的信号，此压降会转化为约10%的误差（大约3.5位精度）。即使在全数字电路中，该误差也会大幅降低逻辑噪声裕量。对于低频信号，该1 mΩ/英寸电阻也会产生一个误差。例如，100 mA电流流过1英寸的#22标准导线时，产生的压降约为：
一个2 V峰峰值范围的信号数字化到16位精度时，其1 LSB = 2 V/216= 30.5 μV。因此，导线电阻引起的100 μV误差约等于16位精度水平的3.3 LSB误差。图3显示了模拟接地回路中流动的高噪声数字电流如何在输入模拟电路的电压VIN中产生误差。将模拟电路地和数字电路地连接在同一点（如下方的正确电路图所示），可以在某种程度上缓解上述问题。
图3.模拟电路和数字电路使用单点接地可降低高噪声数字电路引起的误差效应
二. 接地层在当今系统中必不可少
在无焊试验板中，甚至在图2所示的采用总线结构的电路板中，能够用来降低接地阻抗的手段并不多。无焊试验板在工业系统设计中是非常罕见的。实接地层是提供低阻抗回流路径的工业标准方法。生产用印刷电路板一般有一层或多层专门用于接地。这种方法相当适合最终生产，但在原型系统中较难实现。
图4.显示了一个包含模拟电路、数字电路以及一个混合信号器件（模数转换器或数模转换器等）并针对PCB的典型接地安排。
图4. 针对混合信号系统PCB的良好接地解决方案
模拟电路和数字电路在物理上相隔离，分别位于各自的接地层上。混合信号器件横跨两个接地层，系统单点或星形接地是两个接地层的连接点。
我们已经知道，关于模拟接地和数字接地，还有其他已被证明有效的接地原理，当然，这些原理全都基于同样的概念——分析模拟和数字电流路径，然后采取措施以较大限度地减少它们之间的相互影响。
PCB去耦小知识
一. 了解基于电源抑制参数的去耦需求
放大器和转换器等模拟集成电路具有至少两个或两个以上电源引脚。对于单电源器件，其中一个引脚通常连接到地，诸如ADC和DAC等混合信号器件可以具有模拟和数字电源电压以及I/O电压。像FPGA这样的数字IC还可以具有多个电源电压，例如内核电压、存储器电压和I/O电压。
不管电源引脚的数量如何，IC数据手册都详细说明了每路电源的的允许范围，包括推荐工作范围和最大绝对值，而且为了保持正常工作和防止损坏，必须遵守这些限制。然而，由于噪声或电源纹波导致的电源电压的微小变化—即便仍在推荐的工作范围内—也会导致器件性能下降。例如在放大器中，微小的电源变化会产生输入和输出电压的微小变化，如图5所示。
图5.放大器的电源抑制显示输出电压对电源轨变化的灵敏度
放大器对电源电压变化的灵敏度通常用电源抑制比（PSRR）来量化，其定义为电源电压变化与输出电压变化的比值。图5显示了典型高性能放大器（OP1177）的PSR随频率以大约6dB/8倍频程（20dB/10倍频程）下降的情况，图中显示了采用正负电源两种情况下的曲线图。尽管PSRR在直流下是120dB，但较高频率下会迅速降低，此时电源线路上有越来越多的无用能量会直接耦合至输出。
如果放大器正在驱动负载，并且在电源轨上存在无用阻抗，则负载电流会调制电源轨，从而增加交流信号中的噪声和失真。
尽管数据手册中可能没有给出实际的PSRR，数据转换器和其他混合信号IC的性能也会随着电源上的噪声而降低。电源噪声也会以多种方式影响数字电路，包括降低逻辑电平噪声容限，由于时钟抖动而产生时序错误。
二. 适当的局部去耦在PCB上是必不可少的
典型的4层PCB通常设计为接地层、电源层、顶部信号层和底部信号层。表面贴装IC的接地引脚通过引脚上的过孔直接连接到接地层，从而较大限度地减少接地连接中的无用阻抗。
电源轨通常位于电源层，并且路由到IC的各种电源引脚。显示电源和接地连接的简单IC模型如图6所示。
图6. 显示走线阻抗和局部去耦电容的IC模型
IC内产生的电流表示为IT。流过走线阻抗Z的电流产生电源电压VS的变化。如上所述，根据IC的PSR，这会产生各种类型的性能降低。
通过使用尽可能短的连接，将适当类型的局部去耦电容直接连接到电源引脚和接地层之间，可以较大限度地降低对功率噪声和纹波的灵敏度。去耦电容用作瞬态电流的电荷库，并将其直接分流到地，从而在IC上保持恒定的电源电压。虽然回路电流路径通过接地层，但由于接地层阻抗较低，回路电流一般不会产生明显的误差电压。
图7显示了高频去耦电容必须尽可能靠近芯片的情况。否则，连接走线的电感将对去耦的有效性产生不利影响。
图7. 高频去耦电容的正确和错误放置
图7左侧，电源引脚和接地连接都可能短，所以是有效的配置。然而在图7右侧中，PCB走线内的额外电感和电阻将造成去耦方案的有效性降低，且增加封闭环路可能造成干扰问题。
三. 选择正确类型的去耦电容
低频噪声去耦通常需要用电解电容（典型值为1μF至100μF），以此作为低频瞬态电流的电荷库。将低电感表面贴装陶瓷电容（典型值为0.01μF至0.1μF）直接连接到IC电源引脚，可较大程度地抑制高频电源噪声。所有去耦电容必须直接连接到低电感接地层才有效。此连接需要短走线或过孔，以便将额外串联电感降至低点。
大多数IC数据手册在应用部分说明了推荐的电源去耦电路，大家应始终遵循这些建议，以确保器件正常工作。
铁氧体磁珠（以镍、锌、锰的氧化物或其他化合物制造的绝缘陶瓷）也可用于在电源滤波器中去耦。铁氧体在低频下（<100kHz）为感性—因此对低通LC去耦滤波器有用。100kHz以上，铁氧体成阻性（低Q）。铁氧体阻抗与材料、工作频率范围、直流偏置电流、匝数、尺寸、形状和温度成函数关系。
铁氧体磁珠并非始终必要，但可以增强高频噪声隔离和去耦，通常较为有利。这里可能需要验证磁珠永远不会饱和，特别是在运算放大器驱动高输出电流时。当铁氧体饱和时，它就会变为非线性，失去滤波特性。需要我们特别注意的是，某些铁氧体甚至可能在完全饱和前就是非线性，因此，如果需要功率级，以低失真输出工作，当原型在此饱和区域附近工作时，应检查其中的铁氧体。典型铁氧体磁珠阻抗如图8所示。在为去耦应用选择合适的类型时，需要仔细考虑由于寄生电阻和电感产生的非理想电容性能。
图8. 铁氧体磁珠的阻抗
PCB是电子元器件的支撑体，是电子元器件电气连接的载体，它被称为“电子航母”，广泛应用于通讯、消费电子、计算机等领域，要想设计出色绝非易事。同时，PCB设计作为硬件电路设计的基础，亦是电子工程师之本，夯实基础才有起高楼的能力。
三、画PCB板时阻抗设计的重要性
什么是阻抗
在电学中，常把对电路中电流所起的阻碍作用叫做阻抗。阻抗单位为欧姆，常用Z表示，是一个复数：
Z= R+i( ωL–1/(ωC))
具体说来阻抗可分为两个部分，电阻（实部）和电抗（虚部）。
其中电抗又包括容抗和感抗，由电容引起的电流阻碍称为容抗，由电感引起的电流阻碍称为感抗。
阻抗匹配的理想模型
射频工程师大都遇到过匹配阻抗的问题，通俗的讲，阻抗匹配的目的是确保能实现信号或能量从“信号源”到“负载”的有效传送。
其最最理想模型当然是希望Source端的输出阻抗为50欧姆，传输线的阻抗为50欧姆，Load端的输入阻抗也是50欧姆，一路50欧姆下去，这是最理想的。
然而实际情况是：源端阻抗不会是50ohm，负载端阻抗也不会是50ohm，这个时候就需要若干个阻抗匹配电路。
而匹配电路就是由电感和电容所构成，这个时候我们就需要使用电容和电感来进行阻抗匹配电路调试，以达到RF性能最优。
阻抗匹配的方法
阻抗匹配的方法主要有两个，一是改变阻抗力，二是调整传输线。
改变阻抗力就是通过电容、电感与负载的串并联调整负载阻抗值，以达到源和负载阻抗匹配。
调整传输线是加长源和负载间的距离，配合电容和电感把阻抗力调整为零。
此时信号不会发生发射，能量都能被负载吸收。
高速PCB布线中，一般把数字信号的走线阻抗设计为50欧姆。一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线（差分）为85-100欧姆。
阻抗匹配应用举例——振铃现象
曾经做一个项目，在电信号测量时，遇到过振铃这种问题，。
由于任何传输线都不可避免地存在着引线电阻、引线电感和杂散电容，因此，一个标准的脉冲信号在经过较长的传输线后，极易产生上冲和振铃现象。大量的实验表明，引线电阻可使脉冲的平均振幅减小；而杂散电容和引线电感的存在，则是产生上冲和振铃的根本原因。在脉冲前沿上升时间相同的条件下，引线电感越大，上冲及振铃现象就越严重；杂散电容越大，则是波形的上升时间越长；而引线电阻的增加，将使脉冲振幅减小。
如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。这个信号可能是驱动端发出的信号，也可能是远端反射回来的反射信号。根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。信号在驱动端和远端负载之间多次反射，其结果就是信号振铃。大多数芯片的输出阻抗都很低，如果输出阻抗小于PCB走线的特性阻抗，那么在没有源端端接的情况下，必然产生信号振铃。
在实际电路中，采用下列几种方法来来减小和抑制上冲及振铃。
(1)串联电阻。利用具有较大电阻的传输线或是人为地串入适当的阻尼电阻，可以减小脉冲的振幅，从而达到减小上冲和振铃程度的目的。但当传入电阻的数值过大时，不仅脉冲幅度减小过多，而且使脉冲的前沿产生延迟。因此，串入的阻尼电阻值应适当，并且应选用无感电阻，电阻的连接位置应靠近接收端。
(2)减小引线电感。设法减小线路及传输线的引线电感是最基本的方法，总的原则是：
- 尽量缩短引线长度
- 加粗导线和印制铜箔的宽度
- 减小信号的传输距离
- 采用引线电感小的元器件，尤其是传输前沿很陡的脉冲信号时更应注意这些问题
(3)由于负载电路的等效电感和等效电容同样可以影响发送端，使之脉冲波形产生上冲和振铃，因此，应尽量减小负载电路的等效电感和电容。尤其是负载电路的接地线过长时，形成的地线电感和杂散电容相当可观，其影响不容忽视。
(4)逻辑数字电路中的信号线可增加上拉电阻和交流终端负载，如图6所示。上拉电阻(可取)的接入，可将信号的逻辑高电平上拉到5V。交流终端负载电路的接入不影响支流驱动能力，也不会增加信号线的负载，而高频振铃现象却可得到有效的抑制。
上述振铃除了与电路条件有关外，还与脉冲前沿的上升时间密切相关。即使电路条件相同，当脉冲前沿上升时间很短时，上冲的峰值将大大增加。一般对于前沿上升时间在1以下的脉冲，均考虑产生上冲及振铃的可能。因此，在脉冲信号频率的选择问题上，应考虑在满足系统速度要求的前提下，能选用较低频率的信号绝不选用高频信号；如无必要，也不应过分要求脉冲的前沿非常陡峭。这对从根本上消除上冲和振铃视听有利的。
Smith圆图在RF匹配电路调试中的应用
Smith圆图上可以反映出如下信息： 阻抗参数Z，导纳参数Y，品质因子Q，反射系数，驻波系数，噪声系数，增益，稳定因子，功率，效率，频率信息等抗等参数。
是不是一脸懵，我们还是来看阻抗圆图吧：
阻抗圆图的构图原理是利用输入阻抗与电压反射系数之间的一一对应关系，将归一化输入阻抗表示在反射系数极坐标系中，其特点归纳如下：
- 上半圆阻抗为感抗，下半圆阻抗为容抗
- 实轴为纯电阻，单位圆为纯电抗
- 实轴的右半轴皆为电压波腹点（除开路点），左半轴皆为电压波节点（除短路点）
- 匹配点（1，0），开路点（∞，∞）和短路点（0，0）
- 两个特殊圆:最大的为纯电抗圆，与虚轴相切的为匹配圆
- 两个旋转方向:逆时针转为向负载移动，顺时针转为向波源移动
导纳圆图与阻抗圆图互为中心对称，同一张圆图，即可以当作阻抗圆图来用，也可以当作导纳圆图来用，但是在进行每一次操作时，若作为阻抗圆图用则不能作为导纳圆图。
Smith圆图中，能表示出一些很有意思的特征：
在负载之前串联或并联一个可变电感/电容，电路图如下图左侧4个图所示，将得到Smith圆图上右侧的几条曲线。
对应Smith阻抗圆及导纳圆，其运动轨迹如下：
- 使用Smith阻抗圆时，串联电感顺时针转，串联电容逆时针转
- 使用Smith导纳圆时，并联电感，逆时针转，并联电容顺时针转
四、如何在PCB布局中减少寄生电容？
电子系统中的噪声有多种形式。无论是从外部来源接收到的，还是在PCB布局的不同区域之间传递，噪声都可以通过两种方法无意中接收：寄生电容和寄生电感。寄生电感相对容易理解和诊断，无论是从串扰的角度还是从板上不同部分之间看似随机噪声的耦合。
处理寄生电容并不一定更难，但确实需要理解PCB布局几何形状将如何影响互电容。在高频操作的系统中，或者在高dV/dt节点可以创建电容耦合噪声的地方，一些简单的PCB布局选择可以帮助减少寄生元件。在本文中，将一般性地描述如何减少寄生电容，并提供一些在高频路由以及在开关转换器中的例子。
识别并减少寄生电容
虽然没有单一公式用于寄生电容，但它有一个一般定义：
- 寄生电容是两个通过绝缘体分隔的导电结构之间存在的非故意电容（通常是不希望的）。
有时，这种非预期的电容实际上是有益的，在这种情况下，我们不使用“寄生”这个词来描述它。以电源-地平面对为例；这种简单结构有助于提供一个大的电荷储备，以支持具有高输入/输出数量的高速组件，因为它具有固有的电容性。另一个例子是在共面波导中，基本上是利用寄生电容来将互连的阻抗设置为所需的值。
在PCB中，寄生电容几乎可以出现在任何地方。看看下面的布局；我指出了一些寄生电容明显的区域。这只显示了顶层产生的电容，但任何层都可能有电容。
正如上面的定义所暗示的，寄生电容出现在任何由介电体分隔的导体对之间，我们可以快速识别上述示例中出现寄生电容的多个区域。每当在PCB布局中有寄生电容时，它可以通过两种方式出现：
- 作为自身电容，它表现为导体与不同导体（通常是GND）之间的高不希望的电容。
- 互相电容是指两个导电结构之间的电容，它们各自参考第三个导电结构；这实际上是导致两条走线之间产生电容耦合的电容形式。
为什么高寄生电容很重要？这很重要，因为每当两个电容耦合的导体之间存在变化的电位时，这会导致每个导体上流动一些位移电流。这是设计师应该熟悉的一种串扰形式。通常，当一个切换信号在受害走线上诱导其信号时，我们称之为串扰，但同样的机制在存在一些寄生电容时也可以在任何其他结构上诱导噪声。
虽然永远无法完全消除它，但在某些情况下，尝试减少它是有益的。要了解如何减少寄生电容的一些策略，看一些例子会有所帮助。
示例：开关调节器中的高dV/dt节点
下面的调节器示例部分展示了一个强dV/dt节点的位置，以及为什么这种布局会有更大的耦合进入其反馈回路，而不是到系统的任何附近部分。在开关调节器中，dV/dt节点出现在开关阶段的输出上，但在整流/滤波阶段之前。在下面的示例中，SW_OUT节点是我们的高dV/dt节点，由PWM信号驱动。
这个节点对附近的地面区域有一些寄生电容。如果附近有其他组件或电路，这些电路的寄生电容会导致开关噪声出现在这些电路中。附近的地面有一些帮助，但真正防止噪声耦合的是从SW_OUT回到调节器芯片的大电容器。这个大电容器为高dV/dt开关噪声提供了一个低阻抗路径回到开关阶段的高侧，有效地将开关阶段的输出与GND解耦。
dV/dt 节点可能会导致 PCB 布局中的噪声耦合。一个有意放置的电容器可以防止这种情况
另一种减少SW_OUT与附近走线或电路之间寄生电容的策略是利用下一层的GND平面。将GND平面靠近高dV/dt节点，将通过创建更强的电场与GND的耦合，相比于PCB布局中的某些其他节点，减少相互电容。换句话说，会希望在这块板子的L1和L2之间有一个更薄的介电层。
示例：两条走线之间的相互电容
电容性串扰是走线之间两种耦合类型之一（另一种是感应性），其中一条走线上的信号可以在另一条走线上产生噪声。在逐渐增高的频率下，这主要由相互电容主导。在PCB布局中，假设已经按照最佳实践在GND区域上布线，基本上有两种减少这种类型寄生电容的选择：
- 在保持阻抗目标不变的情况下，使地线更靠近信号线，同时使信号线更窄
- 增加信号线之间的间距
几乎能找到的所有关于减少串扰的建议都会推荐选项#2，但实际上选项#1同样有效。这是因为它使地平面中的镜像电荷/电流更靠近信号线。不应该尝试像短接保护信号线这样的操作，因为这会在地线上产生不希望的寄生电容，并且在某些配置中实际上会增加串扰。
仿真结果显示，两个50欧姆走线之间的寄生电容如何受与GND平面的距离（记作H）的影响。
对于自电容形式的寄生电容，需要分开导体或使导体变小。对于互电容形式的寄生电容，需要通过增加自电容远超过互电容来减少耦合。在上述例子中，我们看到，仅仅通过将地平面靠近我们的互电容信号线，就大大减少了它们的互电容，而无需对PCB布局中的其他导体进行任何改变。
五、PCB如何布局才更加合理
PCB板中元器件的布局是至关重要的，正确合理的布局不仅使版面更加整齐美观，同时也影响着印制导线的长短与数量，良好的PCB器件布局对提升整机的性能有着极其重要的意义。
那么如何布局才更加合理呢？
01 无线模组的PCB布局要点
模拟电路与数字电路物理分离，例如MCU与无线模组的天线端口尽量远离；
无线模组的下方尽量避免布置高频数字走线、高频模拟走线、电源走线以及其它敏感器件，模组下方可以铺铜；
无线模组需尽量远离变压器、大功率电感、电源等电磁干扰较大的部分；
在放置含有板载PCB天线或陶瓷天线时，模组的天线部分下方PCB需挖空处理，不得铺铜且天线部分尽量处于板边；
无论射频信号还是其它信号走线应尽量短，其它信号还需远离无线模组发射部分，避免受到干扰；
布局需考虑无线模组需要具有较完整的电源地，射频走线需留出地孔伴随空间；
无线模组所需的电压纹波要求较高，因此最好在靠近模组电压引脚处增加较为合适滤波电容，例如10uF；
无线模块发送频率快，对电源的瞬态响应有一定要求，除了设计时需要选取性能优异的电源方案外，布局时也要注意合理的布置电源电路，充分发挥电源性能；如DC-DC布局是就需要注意续流二极管地与IC地的距离需要尽量靠近保证回流、功率电感与电容之间的距离需要尽量靠近等。
02 线宽、线距的设置
线宽、线距的设置对整板的性能提升有巨大的影响，合理的设置走线宽度、线距能够有效的提升整板的电磁兼容性以及各方面的性能。
例如电源线的线宽设置就要从整机负载的电流大小、供电电压大小、PCB的铜厚、走线长度等方面去考虑，通常宽1.0mm，铜厚1oz（0.035mm）的走线可通过约2A的电流。线距的合理设置可以有效减少串扰等现象，如常用的3W原则（即导线间的中心间距不小于3倍线宽时，则可保持70%的电场不互相干扰）。
电源走线：按照负载的电流、电压大小以及PCB铜厚综合考虑，通常电流都需预留2倍于正常工作电流，线距尽量满足3W原则。
信号走线：根据信号的传输速率、传输类型（模拟还是数字）、走线长度等等综合考虑，普通信号线间距推荐满足3W原则，差分线则另行考虑。
射频走线：射频走线的线宽需要考虑特性阻抗，常用的射频模组天线接口均为50Ω特特性阻抗，按经验功率≤30dBm(1W)的射频线宽0.55mm，铺铜的间距0.5mm，更准确的也可通过板厂协助调整得到约50Ω的特性阻抗。
03 器件之间的间距设置
在PCB Layout时器件之间的间距是我们必须要考虑的事情，如果间距太小则容易导致焊接连锡影响生产。
距离建议如下：
同类器件：≥0.3mm；
不同器件：≥0.13*h+0.3mm（h为周围邻近器件最大高度差）；
只能使用手工焊接的器件之间距离建议：≥1.5mm；
直插器件与贴片器件也应保持生产足够距离，建议在1-3mm之间。
04 板边与器件、走线的间距控制
在PCB布局布线时器件和走线离板边的距离设计是否合理也非常的重要，例如在实际的生产过程中大多采用拼板的方式，因此如果器件离板边过近会造成在PCB分板的时候导致焊盘脱落，甚至器件损害，线路过近则容易在生产的时候导致线路断裂影响电路功能。
推荐距离与摆放方式：
器件摆放：建议器件焊盘与拼板“V cut”方向平行，目的是使得分板时器件焊盘所承受的机械应力均匀且受力方向相同，减小焊盘脱落的可能性。
器件距离：器件离板边的摆放距离≥0.5mm；
走线距离：走线离板边的距离≥0.5mm。
05 相邻焊盘连接与泪滴
如果IC的相邻引脚需要相连，需要注意的是最好不要在焊盘上直接进行连接，而是引出在焊盘外连接，这样可以防止生产时IC的引脚连锡短接。另外相邻焊盘间引出的线宽也需要注意，最好不超过IC引脚的大小，一些特殊引脚除外如电源引脚等。
- 泪滴可以有效的减小因为线宽突变而造成的反射，可以让走线与焊盘平稳连接；
- 添加泪滴解决了走线与焊盘之间的连接受冲击力容易断裂的问题；
- 从外观上看添加泪滴也可以让PCB看起来更加合理美观。
06 过孔的参数和放置
过孔的大小设置合理程度对电路的性能有着极大的影响，合理的过孔大小设置需要考虑过孔所承受的电流、信号的频率、制作工艺难度等，因此PCB Layout需要特别的注意。
此外过孔的放置位置也同样重要，过孔如放置在焊盘上，生产时便容易导致器件焊接不良，因此一般过孔都放置在焊盘外，当然在空间极其紧张的情况下过孔放置在焊盘上再加上制板商的盘中孔工艺也是可以的，不过这样做生产成本便会增加。
过孔设置的要点：
- 一个PCB中因为不同走线的需要可以放置不同尺寸的过孔，不过通常不建议超过3种以免对生产造成极大的不便拉高成本；
- 过孔的深度与直径比一般≤6，因为超过6倍时生产难以保证孔壁能够均匀镀铜；
- 过孔的寄身电感与寄身电容也需要注意，尤其在高速电路中需要特别注意其分布性能参数；
- 过孔越小越分布参数越小越适合高速电路，但其成本也高。
以上6点便是此次整理的一些关于PCB Layout的注意事项，希望对大家能够有所帮助。
六、PCB走线与信号完整性问题
高速信号的PCB走线
现在但凡打开SoC原厂的PCB Layout Guide，都会提及到高速信号的走线的拐角角度问题，都会说高速信号不要以直角走线，要以45度角走线，并且会说走圆弧会比45度拐角更好。
事实是不是这样？PCB走线角度该怎样设置，是走45度好还是走圆弧好？90度直角走线到底行不行？
大家开始纠结于PCB走线的拐角角度，也就是近十几二十年的事情。上世纪九十年代初，PC界的霸主Intel主导定制了PCI总线技术。
似乎从PCI接口开始，我们开始进入了一个“高速”系统设计的时代。
电子设计和芯片制造技术按照摩尔定律往前发展，由于IC制程的工艺不断提高，IC的晶体管开关速度也越来越快，各种总线的时钟频率也越来越快，信号完整性问题也在不断的引起大家的研究和重视。
早期PCB拉线菌应该还是比较单纯，把线路拉通、撸顺，整洁、美观即可，不用去关注各种信号完整性问题。比如下图所示的HP经典的HP3456A万用表的电路板，大量的90°角走线，几乎是故意走的直角，绝大多数地方没有铺铜。
上面PCB板的右上角，不仅走直角不止，拐弯后，线宽还变小了，会造成信号反射问题，影响信号完整性。
本文跟大家探讨一下关于高频/高速信号的走线拐角角度问题。我们从锐角到直角、钝角、圆弧一直到任意角度走线，看看各种走线拐角角度的优缺点。
为什么PCB不能以锐角走线？
PCB能不能以锐角走线，答案是否定的。先不管以锐角走线会不会对高速信号传输线造成负面影响，单从PCB DFM方面，就应该避免出现锐角走线的情形。
因为在PCB导线相交形成锐角处，会造成一种叫酸角“acid traps”的问题。在PCB制板过程中，在PCB线路蚀刻环节，在“acid traps”处会造成PCB线路腐蚀过度，带来PCB线路虚断的问题。
虽然，我们可以借助CAM 350 进行DFF Audit自动检测出“acid traps”潜在问题，避免在PCB在制造产生时产生加工瓶颈。如果pcb板厂工艺人员检测到有酸角(acid trap)存在，他们将简单地贴一块铜到这个缝隙中。
很多板厂的工程人员他们其实并不懂Layout的，他们只是从PCB工程加工的角度修复酸角(acid trap)的问题，但这种修复是否能带来进一步的信号完整性问题便不得而知了，所以我们在Layout时就应该从源头去尽量避免产生酸角(acid trap)。
怎样避免拉线时出现锐角，造成acid trap DFM 问题？
现代的EDA设计软件(如Cadence Allegro、Altium Designer等)都带有了完善的Layout走线选项，我们在Layout走线时，灵活运用这些辅助选项，可以极大的避免我们在Layout时产生产生“acid trap”现象。
焊盘的出线角度设置，避免导线与焊盘形成锐角角度的夹角，如下图示例。
利用 Cadence Allegro 的 Enhanced Pad Entry 功能能够让我们在Layout时尽可能的避免导线与焊盘在出线时形成夹角，避免造成“acid traps”DFM问题。
避免两条导线交叉形成锐角夹角。
灵活应用 Cadence Allegro 布线时切换 ” toggle “ 选项，可以避免导线拉出T型分支时形成锐角夹角，避免造成“acid traps”DFM问题。
PCB Layout能不能以90°走线
高频高速信号传输线应避免以90°的拐角走线，是各种PCB Design Guide中极力要求的，因为高频高速信号传输线需要保持特性阻抗一致，而采用90°拐角走线，在传输线拐角处，会改变线宽，90°拐角处线宽约为正常线宽的 1.414倍，由于线宽改变了，就会造成信号的反射。
同时，拐角处的额外寄生电容也会对信号的传输造成时延影响。
当然，当信号沿着均匀互连线传播时，不会产生反射和传输信号的失真。如果均匀互连线上有一个90°拐角，则会在拐角处造成PCB传输线宽的变化，根据相关电磁理论计算得出，这肯定会带来信号的反射影响。
直角走线的对信号的影响就是主要体现在三个方面：
- 拐角可以等效为传输线上的容性负载，减缓上升时间
- 90°拐角处线宽约为正常线宽的 1.414倍，引起阻抗不连续，进而造成信号的反射
- 直角尖端产生的EMI，尖端容易发射或接收电磁波，产生EMI
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：
C=61W(Er)1/2/ZO
在上式中，C就是指拐角的等效电容(单位pF)，W指走线的宽度(单位inch)，Er指介质的介电常数，ZO就是传输线的特征阻抗。
对于高速数字信号来说，90°拐角对高速信号传输线会造成一定的影响，对于我们现在高密高速pcb来说，一般走线宽度为4-5mil，一个90°拐角的电容量大约为10fF，经测算，此电容引起的时延累加大约为0.25ps，所以，5mil线宽的导线上的90°拐角并不会对现在的高速数字信号（100-psec上升沿时间）造成很大影响。
而对于高频信号传输线来说，为了避免集肤效应（Skin effect）造成的信号损坏，通常会采用宽一点的信号传输线，例如50Ω阻抗，100mil线宽，这90°拐角处的线宽约为141mil，寄生电容造成的信号延时大约为25ps，此时，90°拐角将会造成非常严重的影响。
同时，微波传输线总是希望能尽量降低信号的损耗，90°拐角处的阻抗不连续和而外的寄生电容会引起高频信号的相位和振幅误差、输入与输出的失配,以及可能存在的寄生耦合,进而导致电路性能的恶化,影响 PCB 电路信号的传输特性。
关于90°信号走线，老wu自己的观点是，尽量避免以90°走线
45度外斜切线
除了射频信号和其他有特殊要求的信号，我们PCB上的走线应该优选以45°走线。要注意一点的是，45°角走线绕等长时，拐角处的走线长度要至少为1.5倍线宽，绕等长的线与线之间的间距要至少4倍线宽的距离。
由于高速信号线总是沿着阻抗的路径传输，如果绕等长的线间距太近，由于线间的寄生电容，高速信号走了捷径，就会出现等长不准的情况。现代的EDA软件的绕线规则都可以很方便的设置相关的绕线规则。
以arc弧形走线
如果不是技术规范明确要求要以弧形走线，或者是RF微波传输线，个人觉得，没有必要去走弧形线，因为高速高密度PCB的Layout，大量的弧形线后期修线非常麻烦，而且大量的弧形走线也比较费空间。
对于类似USB3.1或HDMI2.0这样的高速差分信号，个人认为还是可以走圆弧线的。
当然，对于RF微波信号传输线，还是优先走圆弧线，甚至是要走“采用 45° 外斜切”线走线。
总结
随着4G/5G无线通讯技术的发展和电子产品的不断升级换代，目前PCB数据接口传输速率已高达10Gbps或25Gbps以上，且信号传输速率还在不断的朝着高速化方向发展。随着信号传输的高速化、高频化发展，对PCB阻抗控制和信号完整性提出了更高的要求。
对于PCB板上传输的数字信号来说，电子工业界应用的包括FR4在内的许多电介质材料，在低速低频传输时一直被认为是均匀的。
但当系统总线上电子信号速率达到Gbps级别时，这种均匀性假设不再成立，此时交织在环氧树脂基材中的玻璃纤维束之间的间隙引起的介质层相对介电常数的局部变化将不可忽视，介电常数的局部扰动将使线路的时延和特征阻抗与空间相关，从而影响高速信号的传输。
基于FR4测试基板的测试数据表明，由于微带线与玻纤束相对位置差异，导致测量所得的传输线有效介电常数波动较大，值之差可以达到△εr=0.4。尽管这些空间扰动看上去较小，它会严重影响数据速度为5-10Gbps的差分传输线。
在一些高速设计项目中，为了应对玻纤效应对高速信号的影响，我们可以采用zig-zag routing布线技术以减缓玻纤效应的影响。
Cadence Allegro PCB Editor 16.6-2015 及后续版本带来了对zig-zag布线模式的支持。
在Cadence Allegro PCB Editor 16.6-2015 菜单中选择”Route -> Unsupported Prototype -> Fiber Weave Effect” 打开zig-zag routing功能。
二十年前我们PCB Layout不用关注是否要走弧形线，不用担心PCB板材玻璃纤维对高速信号的影响。
不存在一成不变的PCB Layout规则，随着PCB制造工艺的提升和数据传输速率的提高，有可能现在正确的规则在将来将变得不再适用。
七、盘点优秀PCB工程师的好习惯
在有些人看来，PCB layout工程师的工作会有些枯燥无聊，每天对着板子成千上万条走线，各种各样的封装，重复着拉线的工作...
事实上，并没有看上去的那么简单！
设计人员需要在各种设计规则之间做出取舍，兼顾性能、工艺、成本等各方面，同时还要注意板子布局的合理整齐。
作为一名优秀的PCB layout工程师，好的工作习惯会使你的设计更合理、性能更好、生产更容易。
下面罗列了PCB layout工程师的7个好习惯，来看看你都占了几个吧！
学会会设计规则
其实现在不光高级的PCB设计软件需要设置布线规则，一些简单易用的PCB工具同样可以进行规则设置。
人脑毕竟不是机器，那就难免会有疏忽有失误。
所以把一些容易忽略的问题设置到规则里面，让电脑帮助我们检查，尽量避免犯一些低级错误。
另外，完善的规则设置能更好的规范后面的工作，所谓磨刀不误砍柴工，板子的规模越复杂规则设置的重要性越突出。
尽可能地执行DRC
尽管在PCB软件上运行DRC功能只需花费很短时间，但在更复杂的设计环境中，只要你在设计过程中始终执行检查便可节省大量时间，这是一个值得保持的好习惯。
每个布线决定都很关键，通过执行DRC可随时提示你那些最重要的布线。
画好原理图
很多工程师都觉得layout工作更重要一些，原理图就是为了生成网表方便PCB做检查用的。
其实，在后续电路调试过程中原理图的作用会更大一些，无论是查找问题还是和同事交流，还是原理图更直观更方便。
另外养成在原理图中做标注的习惯，把各部分电路在layout的时候要注意到的问题标注在原理图上，对自己或者对别人都是一个很好的提醒。
层次化原理图，把不同功能不同模块的电路分成不同的页，这样无论是读图还是以后重复使用都能明显的减少工作量。
优化PCB布局
心急的工程师画完原理图，把网表导入PCB后就迫不及待的把器件放好，开始拉线。
其实一个好的PCB布局能让你后面的拉线工作变得简单，让你的PCB工作的更好。
每一块板子都会有一个信号路径，PCB布局也应该尽量遵循这个信号路径，让信号在板子上可以顺畅的传输，人们都不喜欢走迷宫，信号也一样。
如果原理图是按照模块设计的，PCB也一样可以，按照不同的功能模块可以把板子划分为若干区域。
模拟数字分开，电源信号分开，发热器件和易感器件分开，体积较大的器件不要太靠近板边，注意射频信号的屏蔽等等……
多花一分的时间去优化PCB的布局，就能在拉线的时候节省更多的时间。
多为别人考虑
在进行PCB设计的时候，尽量多考虑一些最终使用者的需求。
比如，如果设计的是一块开发板，那么在进行PCB设计的时候就要考虑放置更多的丝印信息，这样在使用的时候会更方便，不用来回的查找原理图或者找设计人员支持了。
如果设计的是一个量产的产品，那么就要更多的考虑到生产线上会遇到的问题，同类型的器件尽量方向一致，器件间距是否合适，板子的工艺边宽度等等。
这些问题考虑的越早，越不会影响后面的设计，也可以减少后面支持的工作量和改板的次数。
看上去开始设计上用的时间增加了，实际上是减少了自己后续的工作量。
在板子空间允许的情况下，尽量放置更多的测试点，提高板子的可测性，这样在后续调试阶段同样能节省更多的时间，给发现问题提供更多的思路。
反复和客户沟通确认
作为一名优秀的PCB layout工程师，要学会和客户有效沟通。
Layout中一些重要的问题最好和客户反复沟通确认，比如封装的确认。
特别是含有正负极的，三极管，结构连接器的位置，这些将直接影响到后期板卡的安装定位。
细节决定成败
PCB设计是一个细致的工作，需要的就是细心和耐心。刚开始做设计的新手经常犯的错误就是一些细节错误。
器件管脚弄错了，器件封装用错了，管脚顺序画反了等等，有些可以通过飞线来解决，有些可能就让一块板子直接变成了废品。
画封装的时候多检查一遍，投板之前把封装打印出来和实际器件比一下，多看一眼，多检查一遍不是强迫症，只是让这些容易犯的低级错误尽量避免。
八、PCB制作过程
各大PCB加工厂家，流程大概相似，具体会有微小差别。针不同类型的PCB线路板，加工流程也会有不同。本文仅作为科普。
PCB的制作非常复杂，以四层印制板为例，其制作过程主要包括了PCB布局、芯板的制作、内层PCB布局转移、芯板打孔与检查、层压、钻孔、孔壁的铜化学沉淀、外层PCB布局转移、外层PCB蚀刻等步骤。
1、PCB布局
PCB制作第一步是整理并检查PCB布局（Layout）。PCB制作工厂收到PCB设计公司的CAD文件，由于每个CAD软件都有自己独特的文件格式，所以PCB工厂会转化为一个统一的格式——Extended Gerber RS-274X 或者 Gerber X2。然后工厂的工程师会检查PCB布局是否符合制作工艺，有没有什么缺陷等问题。
2、芯板的制作
清洗覆铜板，如果有灰尘的话可能导致最后的电路短路或者断路。
一张8层PCB板，实际上是由3张覆铜板（芯板）加2张铜膜，然后用半固化片粘连起来的。制作顺序是从最中间的芯板（4、5层线路）开始，不断地叠加在一起，然后固定。4层PCB的制作也是类似的，只不过只用了1张芯板加2张铜膜。
3、内层PCB布局转移
先要制作最中间芯板（Core）的两层线路。覆铜板清洗干净后会在表面盖上一层感光膜。这种膜遇到光会固化，在覆铜板的铜箔上形成一层保护膜。
将两层PCB布局胶片和双层覆铜板，最后插入上层的PCB布局胶片，保证上下两层PCB布局胶片层叠位置精准。
感光机用UV灯对铜箔上的感光膜进行照射，透光的胶片下，感光膜被固化，不透光的胶片下还是没有固化的感光膜。固化感光膜底下覆盖的铜箔就是需要的PCB布局线路，相当于手工PCB的激光打印机墨的作用。
然后用碱液将没有固化的感光膜清洗掉，需要的铜箔线路将会被固化的感光膜所覆盖。
然后再用强碱，比如NaOH将不需要的铜箔蚀刻掉。
将固化的感光膜撕掉，露出需要的PCB布局线路铜箔。
4、芯板打孔与检查
芯板已经制作成功。然后在芯板上打对位孔，方便接下来和其它原料对齐。芯板一旦和其它层的PCB压制在一起就无法进行修改了，所以检查非常重要。会由机器自动和PCB布局图纸进行比对，查看错误。
5、层压
这里需要一个新的原料叫做半固化片，是芯板与芯板（PCB层数>4），以及芯板与外层铜箔之间的粘合剂，同时也起到绝缘的作用。
下层的铜箔和两层半固化片已经提前通过对位孔和下层的铁板固定好位置，然后将制作好的芯板也放入对位孔中，最后依次将两层半固化片、一层铜箔和一层承压的铝板覆盖到芯板上。
将被铁板夹住的PCB板子们放置到支架上，然后送入真空热压机中进行层压。真空热压机里的高温可以融化半固化片里的环氧树脂，在压力下将芯板们和铜箔们固定在一起。
层压完成后，卸掉压制PCB的上层铁板。然后将承压的铝板拿走，铝板还起到了隔离不同PCB以及保证PCB外层铜箔光滑的责任。这时拿出来的PCB的两面都会被一层光滑的铜箔所覆盖。
6、钻孔
要将PCB里4层毫不接触的铜箔连接在一起，首先要钻出上下贯通的穿孔来打通PCB，然后把孔壁金属化来导电。
用X射线钻孔机机器对内层的芯板进行定位，机器会自动找到并且定位芯板上的孔位，然后给PCB打上定位孔，确保接下来钻孔时是从孔位的正中央穿过。
将一层铝板放在打孔机机床上，然后将PCB放在上面。为了提高效率，根据PCB的层数会将1~3个相同的PCB板叠在一起进行穿孔。最后在最上面的PCB上盖上一层铝板，上下两层的铝板是为了当钻头钻进和钻出的时候，不会撕裂PCB上的铜箔。
在之前的层压工序中，融化的环氧树脂被挤压到了PCB外面，所以需要进行切除。靠模铣床根据PCB正确的XY坐标对其外围进行切割。
7、孔壁的铜化学沉淀
由于几乎所有PCB设计都是用穿孔来进行连接的不同层的线路，一个好的连接需要25微米的铜膜在孔壁上。这种厚度的铜膜需要通过电镀来实现，但是孔壁是由不导电的环氧树脂和玻璃纤维板组成。
所以第一步就是先在孔壁上堆积一层导电物质，通过化学沉积的方式在整个PCB表面，也包括孔壁上形成1微米的铜膜。整个过程比如化学处理和清洗等都是由机器控制的。
固定PCB
清洗PCB
运送PCB
8、外层PCB布局转移
接下来会将外层的PCB布局转移到铜箔上，过程和之前的内层芯板PCB布局转移原理差不多，都是利用影印的胶片和感光膜将PCB布局转移到铜箔上，唯一的不同是将会采用正片做板。
内层PCB布局转移采用的是减成法，采用的是负片做板。PCB上被固化感光膜覆盖的为线路，清洗掉没固化的感光膜，露出的铜箔被蚀刻后，PCB布局线路被固化的感光膜保护而留下。
外层PCB布局转移采用的是正常法，采用正片做板。PCB上被固化的感光膜覆盖的为非线路区。清洗掉没固化的感光膜后进行电镀。有膜处无法电镀，而没有膜处，先镀上铜后镀上锡。退膜后进行碱性蚀刻，最后再退锡。线路图形因为被锡的保护而留在板上。
将PCB用夹子夹住，将铜电镀上去。之前提到，为了保证孔位有足够好的导电性，孔壁上电镀的铜膜必须要有25微米的厚度，所以整套系统将会由电脑自动控制，保证其精确性。
9、外层PCB蚀刻
接下来由一条完整的自动化流水线完成蚀刻的工序。首先将PCB板上被固化的感光膜清洗掉。然后用强碱清洗掉被其覆盖的不需要的铜箔。再用退锡液将PCB布局铜箔上的锡镀层退除。清洗干净后4层PCB布局就完成了。
九、为什么PCB地与金属机壳用阻容连接？
电子产品接地问题是一个老生常谈的话题，本文单讲其中一小部分，主要内容是金属外壳与电路板的接地问题。我们经常会看到一些系统设计中将PCB板的地(GND)与金属外壳(EGND)之间通常使用一个高压电容C1（1~100nF/2KV）并联一个大电阻R1（1M）连接。那么为什么这么设计呢？
图 1 原理图示意
图 2 实际 PCB
电容的作用
从EMS（电磁抗扰度）角度出发，该电容在确保PE与大地连接的基础上，旨在降低可能存在的、以大地电位作为参考的高频干扰信号对电路产生的影响，从而达到抑制电路与干扰源之间瞬间共模电压差的目的。事实上，将GND直接连接到PE最为理想，但由于直连可能会导致操作困难或存在安全隐患，例如，经过整流桥后产生的GND无法直接连接PE，因此便设计了一条既使低频信号无法通过，却允许高频信号通过的通路。从EMI（电磁干扰）的角度来看，若存在与PE相连接的金属外壳，这条高频通道的存在亦有助于防止高频信号辐射至外部环境。
电容是通交流阻直流的。假设机壳良好连接大地，从电磁抗扰度角度，该电容能够抑制高频干扰源和电路之间的动态共模电压；从EMI角度，电容形成了高频路径，电路板内部产生的高频干扰会经电容流入机壳进入大地，避免了高频干扰形成的天线辐射。另一种情况，假设机壳没有可靠接大地（如没有地线，接地棒环境干燥），则外壳电势可能不稳定或有静电，如果电路板直接接外壳，就会打坏电路板芯片，加入电容，能把低频高压、静电等隔离起来，保护电路板。这个并联电容应该用Y电容或高压薄膜电容，容值在1nF~100nF之间。
电阻的作用
这个电阻可以有效防止ESD（静电释放）对电路板造成损害。若仅采用电容将电路板地与外壳地相连，电路板便构成一个浮地体系。在进行ESD测试时，或者在复杂电磁场环境下使用，电荷注入电路板后难以得到有效释放，进而会积累；当积累到一定程度，超出电路板及外壳间绝缘最薄弱点能够承受的电压值，便会引发放电现象——在极短时间内，电路板上可产生数十至数百安培的电流，这可能导致电路由于电磁脉冲而停止运行，或是破坏放电部位附近的连接元器件。若加装此阻抗件，便可逐步释出电荷并消除高压。根据IEC61000的ESD测试标准，每次放电需在10秒钟内完成2千伏电压的释放，故一般建议选用1兆欧至2兆欧的电阻。若外壳带有高压静电，此高阻抗元件也能有效降低电流，从而避免电路芯片受损。
需要注意的问题
1、如果设备外壳良好接大地，那PCB应该也与外壳良好的单点接地，这个时候工频干扰会通过外壳接地消除，对PCB也不会产生干扰；
2、如果设备使用的场合可能存在安全问题时，那必须将设备外壳良好接地；
3、为了取得更好效果，建议是设备外壳尽量良好接地，PCB与外壳单点良好接地；当然如果外壳没有良好接地，那还不如把PCB浮地，即不与外壳连接，因为PCB与大地如果是隔离的（所谓浮地），工频干扰回路阻抗极大，反而不会对PCB产生什么干扰；；
4、在多个设备需互相连接时，应当尽量确保每个设备外壳均与大地在单点进行良好接地，同时每个设备内部PCB也应与其壳体在单点进行接地；
5、然而，若在多个设备彼此连接时，设备外壳无法实现良好接地，那么将其转为浮地状态，内部PCB无需与外壳接地反而更为适宜；
6、机壳地可能并非理想的接地选择，例如在配电网中未遵守相关安全规定，无地线存在；或者是接地棒周围土壤过于干燥，接地螺栓出现锈蚀或松动的情况。
7、环境是存在电磁干扰的，工作环境中有大功率变压器、大功率电机、电磁电炉、高压电网谐波等。
8、PCB内部是会产生高频噪声的，如高频开关管、二极管、储能电感、高频变压器等。这些干扰因素都会导致PCB的信号地和机壳的电势波动（同时含有高频低频成分），或者二者之间存在静电，所以对它们良好可靠的接地处理是必要的，也是产品安规要求的。
十、多层PCB内部长啥样？
硬件工程师刚接触多层PCB的时候，很容易看晕。动辄十层八层的，线路像蜘蛛网一样。
画了几张多层PCB电路板内部结构图，用立体图形展示各种叠层结构的PCB图内部架构。
高密度互联板(HDI)的核心 在过孔
多层PCB的线路加工，和单层双层没什么区别，最大的不同在过孔的工艺上。
线路都是蚀刻出来的，过孔都是钻孔再镀铜出来的，这些做硬件开发的大家都懂，就不赘述了。
多层电路板，通常有通孔板、一阶板、二阶板、二阶叠孔板这几种。更高阶的如三阶板、任意层互联板平时用的非常少，价格贼贵，先不多讨论。
一般情况下，8位单片机产品用2层通孔板；32位单片机级别的智能硬件，使用4层-6层通孔板；Linux和Android级别的智能硬件，使用6层通孔至8一阶HDI板；智能手机这样的紧凑产品，一般用8层一阶到10层2阶电路板。
最常见的通孔
只有一种过孔，从第一层打到最后一层。不管是外部的线路还是内部的线路，孔都是打穿的，叫做通孔板。
通孔板和层数没关系，平时大家用的2层的都是通孔板，而很多交换机和军工电路板，做20层，还是通孔的。
用钻头把电路板钻穿，然后在孔里镀铜，形成通路。
这里要注意，通孔内径通常有0.2mm、0.25mm和0.3mm，但一般0.2mm的要比0.3mm的贵不少。因为钻头太细容易断，钻的也慢一些。多耗费的时间和钻头的费用，就体现在电路板价格上升上了。
高密度板(HDI板)的激光孔
这张图是6层1阶HDI板的叠层结构图，表面两层都是激光孔，0.1mm内径。内层是机械孔，相当于一个4层通孔板，外面再覆盖2层。
激光只能打穿玻璃纤维的板材，不能打穿金属的铜。所以外表面打孔不会影响到内部的其他线路。
激光打了孔之后，再去镀铜，就形成了激光过孔。
2阶HDI板 两层激光孔
上面这张图是一个6层2阶错孔HDI板。平时大家用6层2阶的少，大多是8层2阶起。这里更多层数，跟6层是一样的道理。
所谓2阶，就是有2层激光孔。
所谓错孔，就是两层激光孔是错开的。
为什么要错开呢？因为镀铜镀不满，孔里面是空的，所以不能直接在上面再打孔，要错开一定的距离，再打上一层的空。
6层二阶=4层1阶外面再加2层。
8层二阶=6层1阶外面再加2层。
叠孔板 工艺复杂价格更高
错孔板的两层激光孔重叠在一起。线路会更紧凑。
需要把内层激光孔电镀填平，然后在做外层激光孔。价格比错孔更贵一些。
超贵的任意层互联板 多层激光叠孔
就是每一层都是激光孔，每一层都可以连接在一起。想怎么走线就怎么走线，想怎么打孔就怎么打孔。
Layout工程师想想就觉得爽！再也不怕画不出来了！
采购想想就想哭，比普通的通孔板贵10倍以上！
所以，也就只有iPhone这样的产品舍得用了。其他手机品牌，没听说谁用过任意层互联板。
总结
最后放张图，再仔细对比一下吧。
请注意观察孔的大小，以及孔的焊盘是封闭的还是开放的。
十一、PCB元器件摆放的小技巧
PCB设计中有非常多关于布线线宽、布线叠层、原理图等相关的技术规范。
事实上，关于元器件摆放限制很少，但这并不意味着你可以为所欲为。分享十条PCB元器件摆放小建议给电子设计初学者。
为什么元器件摆放那么重要？
PCB设计开始时，费尽心思精心摆放器件可以起到事半功倍的效果，也有利于提高PCB的电气特性。
在器件摆放完之后，使用电路板设计软件中的自动布线进行布线，查看自动布线后的电路通率，可以帮你判断是否你的电路板元器件摆放是否合适。
PCB元器件摆放的小技巧如下。
弄清电路板物理限制
摆放元器件之前，首先需要确切知道电路板的安装孔、边缘接插件的位置以及电路板的机械尺寸限制。
因为这些因素影响你的电路板的尺寸和外形。曾见过某位设计的电路板无法装进电路板固定区域，只好重新设计。可以有意对那些机械限制（安装孔、电路外轮廓）设置一个清空区，这样你就可以放心在允许范围内进行创作了。
弄清电路板制作工艺
同样，在放置电路元器件之前，你最好从电路生产商那儿弄清几个关键信息：
- 电路的组装工艺和测试流程
- 是否需要对PCB V型切槽预留空间
- 元器件焊接工艺：是波峰焊、分区焊接还是手工焊接
电路板制作工艺将会影响元器件之间对空隙大小的需求。
如果你的电路板将来会在流水线上被焊接，你就需要在电路板边缘额外留出空间（大于20mil）用于电路板固定在传送带上。电路板上额外的固定板，它在电路板焊接完之后将会被掰掉。
mil（中文译音：密耳），即千分之一英寸，等于0.0254mm（毫米）。
一般用来标明丝、线的直径或按页出售的材料的厚度。
常用直径尺寸的密尔与毫米换算如下：
- 1.0mil = 0.025mm
- 1.2mil = 0.030mm
- 1.25mil = 0.032mm
给集成芯片留下空间
在布置任何元器件的时候，都需要尽可能在它们之间留下至少350mil的距离，对于引脚多的芯片，留的空间需要更大。
现在的芯片引脚原来越多，越来越密。如果集成芯片相距过于亲密，就会有很大可能无法将它们的引线轻松的引出布线，往往是越到后来布线越难。
如下图，这种BGA封装的芯片引脚那么密集。如果在它周围不预留下足够的空间后面会很艰难。
相同器件方向一致
对于相同的器件尽可能让他们排好队，保持一致的队形。这样做主要为了便于后期电路板的组装、检查和测试，尤其对表面封装的器件在波峰焊接过程中，电路板匀速经过融化焊锡波峰。均匀摆放的器件加热过程均匀，可以保证焊点一致性高。
减少引线交叉
通过调整器件位置和方向，减少引线交叉。
现在很多PCB设计软件都会提供一种功能，比如下图就显示了原理图中所有器件管脚之间的连接关系，通过图中细的灰色直线表示。这种线被称为ratsnest:y飞线，预拉线。如下图，是显示飞线的PCB界面。
通过改变器件的位置和方向，尽量减少器件之间引线交叉，可以为后面布线节省大量的精力。
先摆放电路边缘器件
对于因受机械限制而无法任意移动的器件要先进行摆放，比如电路板上的外部接插件、开关、USB端口等等。
如下图中，计算机主板上的外围接口器件位置是与机箱设计紧密相关的，它们的位置需要预先确定下来，不容更改。
避免器件之间冲突
最好在所有器件之间保持40mil（1mm）的距离。避免在之后电路制作过程中，在焊盘之间产生短路故障。另外，紧密摆放也会增加布线难度。在放置过孔的时候也要避免过于密集。这些小圆孔将来也可能裸露出铜皮，造成电路板短路。
将器件尽量放在同一面
如果你设计两层电路板，最常见的建议就是将器件摆放在同一面。这是为了后期电路板制作时少费力气。通常情况下电路板上的器件是通过自动器件摆放机器完成，器件只在一面，生产PCB过程只需要一遍即可，降低生产成本。
保持芯片管脚和器件极性一致
每个集成芯片都有标志给出管脚1的起始位置。对于芯片的管脚1所在的方位，或者有极性的器件，比如电容、二极管、三极管、LED等，方向保持一致，也会给电路板制作带来方便。
当你要焊接的电路板上的元器件极性和方向非常混乱，成功焊接的难度可想而知，或许你要小心翼翼，一个个确认方向。
如下图中，通常集成芯片封装上会有小点表示管脚1的位置。保持所有芯片的方向一致便于你焊接和检查。
器件位置与原理图上相似
在摆放元器件时，按照原理图上的位置关系进行摆放。
实际上在设计原理图的时候就已经优化了器件之间的位置关系，使得连线最短、交叉最少。在后期手工布线的时候，原理图也会帮你选择合理的最短路径来布线。
总结
好的PCB设计始于元器件布局，当作艺术品来设计，坚持把精力放在器件的合理摆放上，这也许是PCB设计中最值得全力以赴的事情
十二、检测PCB板电性能的飞针测试
飞针测试：用探针来取代针床，使用多个由马达驱动的、能够快速移动的电气探针同器件的引脚进行接触并进行电气测量。
PCB板在生产过程中，难免因外在因素而造成短路、断路及漏电等电性上的瑕疵，再加上PCB线路板不断朝高密度、细间距及多层次的演进，若未能及时将不良板筛检出来，而任其流入制程中，势必会造成更多的成本浪费，因此除了制程控制的改善外，提高测试的技术也是可以为PCB板制造者提供降低报废率及提升产品良率的解决方案。
电性测试的方法有：专用型(Dedicated)、泛用型(UniversalGrid)、飞针型(FlyingProbe)、非接触电子束(E-Beam)、导电布(胶)、电容式(Capacity)及刷测(ATG-SCANMAN)，其中常使用的设备有三种，分别是专用测试机(PCB自动通用测试机)、高品质泛用测试机及飞针测试机。
飞针测试和测试架有什么区别？各自的优势是什么？
飞针测试：是利用4支探针对线路板进行高压绝缘和低阻值导通测试（测试线路的开路和短路）而不需要做测试治具，直接装PCB板运行测试程序即可测试极为方便，节约了测试成本，减去了制作测试架的时间，提高了出货的效率，适合测试小批量及样板。
而测试架，是针对量产的PCB板进行通断测试而做的专门的测试夹具，制作成本较高，但测试效率较好，返单不收费。
首先，在测试技术的适用目的方面，飞针测试是目前适合使用于小量产及样品的电性测试设备，但是若要运用于中大量产时，则由于测速慢以及设备价格昂贵，将会使得测试成本大幅提高，而泛用型及专用型无论是用于何种层级的PCB板子，只要产量达到一定的数量，测试成本均可达到规模经济的标淮，而且约只占售价的2~4%，这也是为何泛用型及专用型为目前量产型的测试机种的主要原因。
飞针测试的工作原理
飞针式测试仪是对传统针床在线自动高压专用PCB板测试机的一种改进，它用探针来代替针床。
工作时在测单元(UUT)通过皮带或者其它UUT传送系统输送到测试机内，然后固定测试机的探针接触测试焊盘(TESTpad)和通路孔(via)，从而测试在测单元(UUT)的单个元件。测试探针通过多路传输系统连接到驱动器和传感器来测试UUT上的元件。当一个元件正在测试的时候，UUT上的其它元件通过探针器在电气上屏蔽以防止读数干扰。
飞针测试机可检查短路、开路和元件值。在飞针测试上也使用了一个相机来帮助查找丢失元件。用相机来检查方向明确的元件形状，如极性电容。
随着探针定位精度和可重复性达到5-15微米的范围，飞针测试机可精密地探测UUT。飞针测试解决了在PCB线路板装配中见到的大量现有问题：如可能长达4-6周的测试开发周期；不能经济地测试小批量生产；以及不能快速地测试原型样机装配。
飞针测试是一个检查PCB板电性功能的方法(开短路测试)。飞测试机是一个在制造环境测试PCB线路板的系统。不是使用在传统的在线测试机上所有的传统针床(bed-of-nails)界面，飞针测试使用四到八个独立控制的探针，移动到测试中的元件。在测单元(UUT,unitundertest)通过皮带或者其它UUT传送系统输送到测试机内。然后固定，测试机的探针接触测试焊盘(testpad)和通路孔(via)从而测试在测单元(UUT)的单个元件。测试探针通过多路传输(multiplexing)系统连接到驱动器(信号发生器、电源供应等)和传感器(数字万用表、频率计数器等)来测试UUT上的元件。当一个元件正在测试的时候，UUT上的其它元件通过探针器在电气上屏蔽以防止读数干扰。
充/放电时间法
每个网络的充/放电时间（也称网络值，net value）是一定的。如果有网络值相等，它们之间有可能短路，仅需在网络值相等的网络测量短路即可。它的测试步骤是，首件板：全开路测试→全短路测试→网络值学习；第二块以后板：全开路测试→网络值测试，在怀疑有短路的地方再用电阻法测试。这种测试方法的优点是测试结果准确，可靠性高；缺点是首件板测试时间长，返测次数多，测试效率不高。最有代表性的是MANIA公司的SPEEDY机。
电感测量法
电感测量法的原理是以一个或几个大的网络（一般为地网）作为天线，在其上施加信号，其他的网络会感应到一定的电感。测试机对每个网络进行电感测量，比较各网络电感值，若网络电感值相同，有可能短路，再进行短路测试。这种测试方法只适用于有地电层的板的测试，若对双面板（无地网）测试可靠性不高；在有多个大规模网络时，由于有一个以上的探针用于施加信号，而提供测试的探针减少，测试效率低，优点是测试可靠性较高，返测次数低。最有代表性的是ATG公司的A2、A3型机，为弥补探针数量，该机配有8针和16针，提高测试效率。
电容测量法
这种方法类似于充/放电时间法。根据导电图形与电容的定律关系，若设置一参考平面，导电图形到它的距离为L，导电图形面积为A，则C=εA/L。如果出现开路，导电图形面积减少，相应的电容减少，则说明有开路；如果有两部分导电图形连在一起，电容响应增加，说明有短路。在开路测试中，同一网络的各端点电容值应当相等，如不相等则有开路存在，并记录下每个网络的电容值，作为短路测试的比较。这种方法的优点是测试效率高，不足之处是完全依赖电容，而电容受影响因数较多，测试可靠性低于电阻法，特别是关联的电容和二级电容造成的测量误差，端点较少的网络（如单点网络）的测试可靠性较低。目前采用这种测试方法的有HIOKI和NIDEC READ公司的飞针测试机。
相位差方法
此方法是将一个弦波的信号加入地层或电层，由线路层来取得相位落后的角度，从而取得电容值或电感值。测试步骤是首件板先测开路，然后测其他网络的相位差值，最后测短路；第二块以上板先测开路，再测网络相位差值，对有可能的短路再用电阻法测试验证。这种方法的优点是测试效率较高，可靠性高；不足之处是只适合测4层以上的板，如测双面板只能用电阻法。目前采用这种测试方法的公司有MicroCraft。
自适应测试法
自适应测试法是每个测试应用过程都是一次测试完成后，根据扳子具体情况和测试规范，设备自己选择适当的测试过程，如一个网络的网络值（充电时间或电容等）小于设备测试误差，设备会自动采用电阻测试和电场测试。这种测试方法速度最快，测试效果最好。不过，到目前还没有接触过采用此种测试方法的测试机。
飞针式测试仪是对传统针床在线测试仪的一种改进，它可以用探针来代替针床，在X-Y机构上装有可分别高速移动的4个头共8根测试探针，最小测试间隙为0.2mm。工作时在测单元（UUT， unit under test）通过皮带或者其它UUT传送系统输送到测试机内，然后固定测试机的探针接触测试焊盘（test pad）和通路孔（via），从而测试在测单元（UUT）的单个元件。测试探针通过多路传输（multiplexing）系统连接到驱动器（信号发生器、电源供应等）和传感器（数字万用表、频率计数器等）来测试UUT上的元件。当一个元件正在测试的时候，UUT上的其它元件通过探针器在电气上屏蔽以防止读数干扰。
飞针测试机可检查短路、开路和元件值。在飞针测试上也使用了一个相机来帮助查找丢失元件。用相机来检查方向明确的元件形状，如极性电容。随着探针定位精度和可重复性达到5-15微米的范围，飞针测试机可精密地探测UUT。