【项目整体技术路线】
阶段 1：需求分解 → 阶段 2：系统建模 → 阶段 3：FPGA 算法实现 → 阶段 4：硬件/PCB → 阶段 5：调试验证 → 阶段 6：交付维护。
以下给出可直接落地的技术方案、关键参数计算、FPGA 模块划分、PCB 叠层与散热设计、以及调试验收流程。
--------------------------------------------------
1. 系统建模与指标回算
--------------------------------------------------
1.1 机械-电磁模型
目标：30 g 质量块，±5 mm 行程，最大加速度 10 g。
洛伦兹力 F = k_f × I，k_f = nBL，其中
- n = 150 匝（Φ0.1 mm 漆包线，12 mm 长骨架，内径 6 mm，外径 10 mm）
- B = 0.35 T（N35 钕铁硼 Φ10 mm×5 mm 双磁钢对置）
→ k_f ≈ 0.15 N/A。
最大推力 F_max = 30 g×10 g ≈ 3 N → I_max ≈ 20 A。
驱动要求：±20 A，带宽 ≥ 100 Hz，纹波 < 10 mA，分辨率 16 bit → 1 LSB ≈ 0.6 mA，满足指标。
1.2 传感器链路
- 加速度计：±50 g，模拟差分输出，灵敏度 40 mV/g，带宽 1 kHz，噪声 20 µg/√Hz。
- ADC：TI ADS8860，16 bit，1 MSPS，SPI；模拟前端为全差分运放 THS4551，滤波-3 dB@1 kHz。
- 目标分辨率：0.5 %×50 g = 0.25 g → 10 mV，ADC 1 LSB = 76 µV，裕度充足。
--------------------------------------------------
2. FPGA 算法实现
--------------------------------------------------
2.1 时钟与接口
- FPGA：Xilinx Artix-7 XC7A35T (256 BGA)，100 MHz 主时钟。
- 外设：ADC SPI (1 MHz)，DAC SPI (20 MHz)，UART (115200)，PWM (200 kHz 用于电流驱动)，I²C (EEPROM 参数存储)。
2.2 PID 模块（Verilog 系统 Verilog）
- 定点格式：Q24.8（24 整数位，8 小数位），输入量程 ±32768 = ±50 g。
- 采样率：10 kHz（周期 100 µs），完全满足 <10 ms 闭环要求。
- 模块划分：
‑ `adc_if.sv`：SPI → 并行数据，带 CRC 检查。
‑ `pid_core.sv`：
P = Kp×e(k)
I = I(k-1) + Ki×e(k) + anti-windup（clamping）
D = Kd×[e(k)-e(k-1)] + low-pass (fc=300 Hz)
‑ `dac_if.sv`：Q24.8 → 16-bit offset binary → DAC8811。
‑ `uart_config.sv`：实时读写 Kp/Ki/Kd、目标值、限幅。
‑ `safe_fsm.sv`：过流、过温、通信超时关断 PWM。
2.3 自适应算法（可选）
- 简单增益调度：根据误差幅值切换 3 组 PID 参数，参数表存于 EEPROM，掉电保留。
- 在线整定：UART 发送 `STEP` 指令，FPGA 采集阶跃响应，自动计算 Ziegler-Nichols 初值。
--------------------------------------------------
3. 功率级与线圈驱动
--------------------------------------------------
3.1 双向电流源
- 拓扑：同步 Buck-Boost（H 桥）+ 电流检测电阻 10 mΩ。
- MOSFET：TI CSD18540Q5B（100 V/100 A，低 Qg），栅极驱动 LM5106。
- 电流环：运放 INA240 + 200 kHz 带宽电流环，与 FPGA DAC 级联，实现 0-20 A 线性控制。
- 纹波抑制：电感 4.7 µH + 100 µF 陶瓷 + 470 µF POSCAP，<5 mApp 纹波。
3.2 保护机制
- 硬件：INA300 硬件比较器，>22 A 关断 DRV；NTC 热敏电阻，>85 °C 关断。
- FPGA：看门狗 + 周期自检（ADC 校验、DAC 回读、线圈开路检测）。
--------------------------------------------------
4. PCB 设计与工艺
--------------------------------------------------
4.1 叠层（4 层板，JLC7628 板材）
L1：信号 + 局部铜皮
L2：GND 完整平面
L3：电源分割（+12 V，+5 V，-12 V）
L4：信号 + 散热铜皮
4.2 关键布局
- 模拟前端靠近 ADC，差分走线长度匹配 < 10 mil。
- MOSFET 与线圈接口放在板边，铜厚 2 oz，开窗加锡增强电流能力。
- FPGA BGA：0.8 mm pitch，激光钻孔，Via-in-pad 镀铜填充；钢网 0.12 mm 厚，开 0.25 mm 方孔。
- 散热：MOSFET 区域开窗 + 铝散热片，温升 < 25 K。
4.3 分板策略
- 板 1：FPGA + ADC/DAC + 通信接口 (90 mm×90 mm)。
- 板 2：功率级 H 桥 + 电流检测 (80 mm×80 mm)。
- 板 3：线圈 + 连接器小板 (12 mm×12 mm)，使用柔性板 (FPC 1 mm 间距) 连接到板 2。
--------------------------------------------------
5. 调试与验证
--------------------------------------------------
5.1 测试流程
1. 空载：FPGA 输出固定占空比，检测电流、纹波、温升。
2. 阶跃响应：±0.5 g 阶跃，记录上升时间、超调量、稳态误差。
3. 长稳：3 小时连续运行，记录输出漂移 ≤ 0.5 %。
4. 电磁兼容：
‑ 传导骚扰 CISPR 22 Class B（150 kHz-30 MHz）
‑ 辐射骚扰 30 MHz-1 GHz，3 m 法 ≤ 40 dBµV/m。
5.2 校准方法
- 静态：使用高精度万用表校准 ADC/DAC 增益/偏移。
- 动态：激光测振仪闭环标定力-电流系数 k_f，更新 FPGA 内参数。
--------------------------------------------------
6. 交付清单
--------------------------------------------------
1. 文档
‑ 《系统需求规格书》
‑ 《FPGA Verilog 源码 + 仿真 Testbench》
‑ 《Altium PCB 工程（原理图、叠层、Gerber、Pick&Place）》
‑ 《用户手册》：UART 命令、GUI 操作、故障排查
‑ 《维护指南》：BGA 返修、线圈更换、固件升级流程
2. 软件
‑ FPGA bitstream（含版本号、CRC）
‑ PC 端 GUI（Python + PyQt，实时绘图、参数烧录）
3. 硬件
‑ 已焊接调试完毕的 3 块 PCB
‑ 线圈组件（含磁钢、骨架、FPC 引线）
‑ 12 V/5 A 医疗级电源适配器
--------------------------------------------------
7. 时间计划（12 周）
--------------------------------------------------
1-2 周：需求确认、机械-电磁仿真
3-5 周：FPGA 代码开发、ModelSim 验证
6-7 周：功率级设计、PCB Layout、发板
8-9 周：焊接、电源调试、空载测试
10 周：闭环联调 + PID 自整定
11 周：EMC 预扫、整改
12 周：终检、文档归档、交付
--------------------------------------------------
8. 风险与对策
--------------------------------------------------
- BGA 焊接空洞 → 选用 0.12 mm 激光钢网 + 氮气回流。
- 线圈发热 → 10 A 以上采用 0.2 mm 线径双线并绕，外覆导热硅脂。
- FPGA 资源不足 → 预留升级至 XC7A50T 兼容封装，无需改板。
如需进一步细化（如 Verilog 代码段、PCB 叠层阻抗计算、GUI 截图），请指定具体模块，我将补充完整。