LAYOUT 什么时候需要等长布线？

在高速数字电路和精密模拟电路中，​等长布线（Length Matching）​是确保信号完整性的关键设计手段。以下是需要设计等长布线的典型场景及技术要点：

​一、必须设计等长布线的场景​

1. ​差分信号对（Differential Pairs）​​

   • ​典型应用​：USB、HDMI、PCIe、LVDS、以太网等高速接口。
   • ​原因​：差分信号的抗干扰性依赖两线间的严格对称，长度差需控制在±5mil（0.127mm）以内，否则会导致共模噪声和时序偏移。

2. ​并行总线（DDR/LPDDR内存）​​

   • ​典型应用​：DDR4/5、LPDDR4/5等内存接口。
   • ​要求​：
     • ​地址/控制线​：组内等长（±50mil以内）；
     • ​数据线​：以时钟线为基准，数据组与时钟长度差≤±10ps（约±60mil@6Gbps）。
   • ​后果​：长度不匹配会导致建立/保持时间（Setup/Hold Time）违规，引发数据错误。

3. ​多路同步信号（如时钟分配网络）​​

   • ​典型应用​：FPGA全局时钟、ADC/DAC采样时钟。
   • ​要求​：时钟到各负载的走线长度差需≤±20ps（高速系统需≤±5ps），避免时钟歪斜（Clock Skew）。

4. ​高速串行链路（SerDes）​​

   • ​典型应用​：SATA、SAS、10G+以太网。
   • ​要求​：多通道间长度差需≤±1ps（约±2mil@56Gbps），以维持眼图张开度。

​二、可能需要等长布线的场景​

1. ​模拟信号链（如差分放大器输入）​​

   • ​原因​：走线长度差会引入相位差，影响高频信号（如RF、高速ADC）的幅度一致性。

2. ​电源分配网络（PDN）​​

   • ​场景​：多相Buck电路的多路MOSFET驱动信号需等长，确保开关同步性，降低纹波。

3. ​关键控制信号（如FPGA的复位、使能线）​​

   • ​要求​：多器件共享的复位信号长度差≤±100mil，避免异步触发。

​三、等长布线设计要点​

1. ​匹配方式​

   • ​蛇形线（Serpentine）​​：用于补偿短走线，但需控制折线间距≥3倍线宽以减少串扰。
   • ​分段匹配​：优先在信号源端或负载端附近调整长度，避免中间段引入反射。

2. ​时序计算​

   • ​长度与延迟换算​：FR4板材中，信号速度约6in/ns（15cm/ns），1ps≈0.006in（0.15mm）。
   • ​工具辅助​：利用Altium Designer/Cadence的“xSignals”功能自动计算等长。

3. ​层叠与参考平面​

   • 确保所有匹配信号走线在同一层或对称层，参考平面完整（避免跨分割区）。

​四、无需等长布线的例外情况​

1. ​低频信号（<10MHz）​​：时序裕量充足，长度差影响可忽略。
2. ​非关键单端信号（如LED控制）​​：无严格时序要求。
3. ​电源/地线​：通常优先考虑载流能力而非长度匹配（多相电源除外）。

​总结​

等长布线的核心目标是消除信号间的传播延迟差异，在高速、高频、高精度系统中不可或缺。设计时应结合信号速率、协议规范（如JEDEC标准）和仿真工具（HyperLynx、SIwave）综合优化，平衡性能与布线复杂度。