FPGA高端项目：图像采集+Aurora 8B10B+UDP图传架构，基于GTP高速收发器的光口转网口，提供4套工程源码和技术支持

发布于：2025-08-08 ⋅ 阅读:(18) ⋅ 点赞:(0)

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FPGA高端项目：图像采集+Aurora 8B10B+UDP图传架构，基于GTP高速收发器的光口转网口，提供4套工程源码和技术支持

FPGA高端项目：图像采集+Aurora 8B10B+UDP图传架构

1、前言

Aurora 8B10B是啥？

Aurora 8B10B 是由Xilinx（现AMD）开发的轻量级链路层协议，用于FPGA间的高速点对点串行通信。它基于8B/10B编码方案，提供简化的数据封装和流控制机制，主要应用于需要低延迟、高可靠性传输的场景；
Aurora 8B10B核心作用如下：
1、高速数据传输：通过SerDes收发器实现Gbps级数据传输
2、简化通信协议：仅需基本流控制，无需复杂协议栈
3、可靠传输：内置CRC校验和错误检测机制
4、灵活扩展：支持通道绑定（多通道聚合）
Aurora 8B10B主要工程应用如下：
在这里插入图片描述
博主之前用Xilinx GTP收发器实现过Aurora 8B10B编解码，本博客用的则是Xilinx的标准集成Aurora 8B10B IP核，这两种方法都能实现Aurora 8B10B编解码，区别如下：
Xilinx GTP收发器 vs 标准集成Aurora 8B10B IP核对比如下：
1、用户数据接口不同；
GTP收发器实现过Aurora 8B10B用户数据接口为并行数据；
标准集成Aurora 8B10B IP核用户数据接口为AXI4-Stream流数据；
2、数据对齐不同
GTP收发器实现过Aurora 8B10B输出的数据没有对齐，需要用户自己写逻辑电路对齐；
标准集成Aurora 8B10B IP核输出的数据是经过内部处理后的对齐数据，用户无需自己写逻辑电路对齐；
3、设计难度不同
GTP收发器实现过Aurora 8B10B设计难度较大，需要对GTP高速收发器链路层和物理层有深刻理解，比如PCS和PMA；GTP预留的很多接口直接和底层协议挂钩，无论是配置难度还是使用难度都很大，对设计者技术要求较高；
标准集成Aurora 8B10B IP核则简单很多，无需理解高速收发器链路层和物理层，无论是配置难度还是使用难度都很小，对设计者技术要求较低；

工程概述

本设计使用Xilinx Artix7系列FPGA为平台，基于GTP高速收发器实现Aurora 8B10B图像视频传输传输，旨在为读者提供一套精简版的、基于Aurora 8B10B编解码的图像视频收发架构；

视频输入源有多种，一种是板载的HDMI输入接口，另一种是传统摄像头，包括OV7725、OV5640和AR0135；如果你的FPGA开发板没有视频输入接口，或者你的手里没有摄像头时，可以使用FPGA逻辑实现的动态彩条模拟输入视频，代码里通过parametr参数选择视频源，默认不使用动态彩条；FPGA首先对摄像头进行i2c初始化配置，然后采集摄像头视频；然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；然后使用Native视频流读缓存方案将视频从DDR中读出来；读出的视频再送入纯verilog代码实现的UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的PHY网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机接收UDP网络视频并显示出来；针对市场主流需求，本博客设计并提供4套工程源码，具体如下：
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现对上述4套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；然后使用Native视频流读缓存方案将视频从DDR中读出来；读出的视频再送入纯verilog代码实现的UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的YT8531C网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机接收UDP网络视频并显示出来；由此形成Sensor+高速接口+光编码+以太网的高端架构；该工程适用于Xilinx 7系列FPGA做视频采集卡项目；

工程源码2

开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；然后使用Native视频流读缓存方案将视频从DDR中读出来；读出的视频再送入纯verilog代码实现的UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的RTL8211E网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机接收UDP网络视频并显示出来；由此形成Sensor+高速接口+光编码+以太网的高端架构；该工程适用于Xilinx 7系列FPGA做视频采集卡项目；

工程源码3

开发板FPGA型号为Xilinx–Artix7–xc7a35tfgg484-2；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；然后使用Native视频流读缓存方案将视频从DDR中读出来；读出的视频再送入纯verilog代码实现的UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的KSZ9031网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机接收UDP网络视频并显示出来；由此形成Sensor+高速接口+光编码+以太网的高端架构；该工程适用于Xilinx 7系列FPGA做视频采集卡项目；

工程源码4

开发板FPGA型号为Xilinx–Artix7–xc7a100tfgg484-2；输入视频为OV5640摄像头或者动态彩条，默认使用OV5640；FPGA首先使用纯Verilog实现的i2c总线对摄像头进行初始化配置，分辨率配置为1280x720@30Hz；然后采集输入视频，将输入的两个时钟传输一个RGB565像素的视频采集为一个时钟传输一个RGB888像素的视频；然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；然后使用Native视频流读缓存方案将视频从DDR中读出来；读出的视频再送入纯verilog代码实现的UDP视频组包发送模块，将视频加上包头和其他控制信息；然后组包的视频送入UDP协议栈进行以太网帧组帧；UDP协议栈输出的MAC数据经过FIFO组进行数据缓冲；MAC数据再送入Xilinx官方的Tri Mode Ethernet MAC IP核实现AXIS数据到RGMII数据转换；再经过板载的B50610网络芯片实现物理层功能，将RGMII数据转换为差分数据；再经过板载的RJ45网口，用网线传输到电脑端；电脑端使用QT上位机接收UDP网络视频并显示出来；由此形成Sensor+高速接口+光编码+以太网的高端架构；该工程适用于Xilinx 7系列FPGA做视频采集卡项目；

本博客详细描述了FPGA实现图像采集+Aurora 8B10B光编码+UDP图传架构的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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我这里已有的 GT 高速接口解决方案

我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地址：
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我这里已有的以太网方案

目前我这里有大量UDP协议的工程源码，包括UDP数据回环，视频传输，AD采集传输等，也有TCP协议的工程，还有RDMA的NIC 10G 25G 100G网卡工程源码，对网络通信有需求的兄弟可以去看看：
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其中千兆TCP协议的工程博客如下：
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本设计的GTP高速收发器配置Aurora 8B10B方案

使用GTP高速收发器配置为Aurora 8B10B模式也可以实现和本设计类似的效果，只不过该方案设计难度更大，需要自己设计数据对齐电路，想挑战自我的读者，可以参考我之前发布的博客，链接如下：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：
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输入Sensor之–>OV5640摄像头

输入Sensor是本工程的输入设备，其一为OV5640摄像头，此外本博主在工程中还设计了动态彩条模块，彩条由FPGA内部逻辑产生，且是动态移动的，完全可模拟Sensor，输入源选择Sensor还是彩条，通过Sensor模块的顶层参数配置，默认选择Sensor输入；Sensor模块如下：
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SENSOR_TYPE=0；则输出OV5640摄像头采集的视频；
SENSOR_TYPE=1；则输出动态彩条的视频；

OV5640摄像头需要i2c初始化配置，本设计配置为1280x720@30Hz分辨率，本设计提供纯verilog代码实现的i2c模块实现配置功能；此外，OV5640摄像头还需要图像采集模块实现两个时钟输出一个RGB565的视频转换为一个时钟输出一个RGB888视频，本设计提供纯verilog代码实现的图像采集模块实现配置功能；动态彩条则由FPGA内部逻辑实现，由纯verilog代码编写；将OV5640摄像头配置采集和动态彩条进行代码封装，形成helai_OVsensor.v的顶层模块，整个模块代码架构如下：
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Native视频转AXIS流

然后采集视频送入Xilinx官方的Video In To AXI4-Stream IP核实现Native视频转换到AXI4-Stream视频流；如下：
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AXIS视频流重组

然后AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号重组，因为Aurora 8B10B发送接口不带tuser信号，所以需要将tuser嵌入到数据流中传输；将AXIS视频流重组模块直接拖入Block Design中，如下：
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Aurora 8B10B视频传输传输架构

然后视频流送入Xilinx官方的Aurora 8B10B IP核实现8B10B数据编码，数据以高速差分信号输出，经板载的SFP光口进行回环传输；经SFP-RX接口输入高速差分信号再进入Xilinx官方的Aurora 8B10B IP核实现8B10B数据解码，输出AXI4-Stream视频流；本设计基于GTP高速收发器实现Aurora 8B10B图像视频传输，Aurora 8B10B在Block Design中如下：
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Aurora 8B10B图像视频传输架构的核心是Aurora 8B10B IP核的例化和使用，所以本章节我们重点讲解这个IP；

Aurora 8B10B IP核简介

关于Aurora 8B10B IP核介绍最详细的肯定是Xilinx官方的《pg046_Aurora 8B/10B LogiCORE IP Product Guide》，我们以此来解读，《pg046》PDF文档我已放在了资料包里；我用到的开发板FPGA型号为Xilinx–Artix7系列FPGA；带有4路GTP资源，每通道的收发速度为500 Mb/s到6.6 Gb/s之间。本设计使用的Aurora 8B10B IP核基于GTP高速收发器实现物理层和数据链路层；

Aurora 8B10B 基本结构

根据《pg046_Aurora 8B/10B LogiCORE IP Product Guide》，Aurora 8B10B 基本结构如下：
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由上图可知，Aurora 8B10B IP核由四个核心模块构成，协同实现链路初始化、数据编解码及流控制：

通道逻辑（Lane Logic）
功能：驱动每个GT收发器（GTP/GTX/GTH），初始化收发器硬件，处理8B/10B编解码、错误检测（如CRC校验）
关键操作：检测控制字符（如空闲符、时钟补偿符），确保数据对齐

全局逻辑（Global Logic）
功能：管理多通道绑定（Lane Bonding），验证通道同步状态，生成随机空闲字符维持链路活性，监控所有通道的错误（如hard_err硬件错误、soft_err位错误）
错误处理：检测到严重错误时自动复位并重新初始化通道

发送用户接口（TX User Interface）
接口类型：支持AXI4-Stream帧接口（带tlast/tkeep）或流接口（简化无帧控制）
功能：将应用层数据封装为Aurora帧（添加SCP/ECP控制符），插入时钟补偿序列（每10,000字节插入12字节开销）

接收用户接口（RX User Interface）
功能：解析输入数据流，剥离SCP/ECP控制符，恢复原始数据帧并通过AXI4-Stream输出；支持流量控制（如UFC/NFC）
特点：无弹性缓冲，依赖实时流控避免溢出

用户数据接口对比
Aurora 8B10B支持帧接口 (Framing) 流接口 (Streaming)，对比如下：
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Aurora 8B10B 发送流程

Aurora 8B10B用户发送数据使用帧接口（AXI4-Stream），包括以下流程：

用户发起传输
应用层置位s_axi_tx_tvalid并输出数据至s_axi_tx_tdata，同时用s_axi_tx_tlast标识帧结束，s_axi_tx_tkeep标记末尾有效字节

IP核组帧
当s_axi_tx_tready与s_axi_tx_tvalid同时有效时，IP核采样数据

组帧规则：
帧首添加2字节SCP（Start Channel Protocol）
帧尾添加2字节ECP（End Channel Protocol）
若数据字节数为奇数，末尾补PAD字符

插入控制序列
在数据间隙插入空闲字符或时钟补偿序列（CC），优先级高于数据传输
发送过程中可通过拉低s_axi_tx_tvalid暂停传输（流控）

串行化输出
数据经GT收发器进行8B/10B编码，转为串行信号通过物理链路发送

使用总结
以上流程为Aurora 8B10B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把发送数据转换为AXI4-Stream数据流送入Aurora 8B10B用户发送接口即可；

Aurora 8B10B 接收流程

数据解析
GT收发器接收串行数据，进行字对齐和8B/10B解码
通道逻辑检测并剥离SCP、ECP、PAD及空闲字符，提取有效负载

帧恢复与输出
恢复的数据通过AXI4-Stream接口输出：
m_axi_rx_tvalid标识有效数据
m_axi_rx_tlast标识帧结束
m_axi_rx_tkeep标记帧末有效字节（仅当tlast有效时）
无流控信号：接收端无tready，需应用层实时消费数据

错误检测
实时监测编解码错误（置位soft_err）或帧结构错误（如连续SCP，置位frame_err）

使用总结
以上流程为Aurora 8B10B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把Aurora 8B10B IP核输出的AXI4-Stream数据流送入自己的接收模块即可进行具体分析和处理；

Aurora 8B10B 时钟架构

Aurora 8B10B IP核涉及多时钟域协同，关键时钟信号如下：
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时钟交互要点：
跨时钟域同步：INIT_CLK用于复位逻辑（gt_reset需同步至该时钟域），避免亚稳态
用户时钟生成：USER_CLK由GT收发器的CDR（时钟数据恢复）电路产生，确保与输入数据同步
抖动要求：参考时钟（GT_REFCLK）需满足严格抖动限制（通常<1 ps RMS），否则高线速下链路失锁

Aurora 8B10B IP核调用和使用

Aurora 8B10B IP核调用和使用很简单，通过vivado的UI界面即可完成，如下：
在这里插入图片描述
然后配置如下：
在这里插入图片描述
具体配置要根据自己的项目需求而定，上图只是博主的配置，仅供参考；

AXIS视频流恢复

AXI4-Stream视频流再送入纯verilog代码实现的AXIS视频流重组模块实现信号恢复，因为Aurora 8B10B接收接口不带tuser信号，所以需要在嵌入数据中的tuser恢复出来；将AXIS视频流恢复模块直接拖入Block Design中，如下：
在这里插入图片描述

AXIS视频流写缓存

然后AXI4-Stream视频流送入本博主自研的纯verilog实现的、AXI4-Stream接口的图像写缓存模块，实现视频写入DDR缓存操作；AXIS视频流写缓存模块代码架构如下：
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AXIS视频流写缓存模块配置项如下：
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AXIS视频流写缓存模块配置在Block Design中如下：
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Native视频流读缓存

然后使用本博主常用的FDMA方案将视频从DDR3中读出来，该图像读写方案为开源方案，博主针对网络视频读写特性做了优化修改；Native视频流写缓存模块代码架构如下：FDMA图像缓存架构实现的功能是将输入视频缓存到板载DDR中，由于调用了Xilinx官方的MIG作为DDR控制器，所以FDMA图像缓存架构就是实现用户数据到MIG的桥接作用；架构如下：
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FDMA图像缓存架构由FDMA控制器+FDMA组成；FDMA实际上就是一个AXI4-FULL总线主设备，与MIG对接，MIG配置为AXI4-FULL接口；FDMA控制器实际上就是一个视频读写逻辑，以写视频为例，假设一帧图像的大小为M×N，其中M代表图像宽度，N代表图像高度；FDMA控制器每次写入一行视频数据，即每次向DDR3中写入M个像素，写N次即可完成1帧图像的缓存，本设计只用到了FDMA控制器的读功能，FDMA控制器IP配置如下：
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图中配置只做参考，具体配置以实际工程为准；
FDMA图像缓存架构在Block Design中如下：
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UDP视频组包发送

该方案为开源方案，本博主只是做了简单优化；UDP视频组包发送实现视频数据的组包并通过UDP协议栈发送出去，视频数据发送必须与QT上位机的接受程序一致，上位机定义的UDP帧格式包括帧头个UDP数据，QT上位机接收代码数据帧头定义如下：
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FPGA端的UDP数据组包代码必须与上图的数据帧格式对应，否则QT无法解析，代码中定义了数据组包状态机以及数据帧，如下：
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另外，由于UDP发送是64位数据位宽，而图像像素数据是24bit位宽，所以必须将UDP数据重新组合，以保证像素数据的对齐，这部分是整个工程的难点，也是所有FPGA做UDP数据传输的难点；UDP视频组包发送代码架构如下：
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UDP协议栈

该方案为开源方案；本UDP协议栈使用UDP协议栈网表文件，该协议栈源码目前并不开源，只提供网表文件，虽看不见源码但可正常实现UDP通信，但不影响使用，该协议栈带有用户接口，使得用户无需关心复杂的UDP协议而只需关心简单的用户接口时序即可操作UDP收发，非常简单；协议栈架构如下：
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协议栈性能表现如下：
1：支持 UDP 接收校验和检验功能，暂不支持 UDP 发送校验和生成；
2：支持 IP 首部校验和的生成和校验，同时支持 ICMP 协议中的 PING 功能，可接收并响应同一个子网内部设备的 PING 请求；
3：可自动发起或响应同一个子网内设备的 ARP 请求，ARP 收发完全自适应。ARP 表可保存同一个子网内部256 个 IP 和 MAC 地址对；
4：支持 ARP 超时机制，可检测所需发送数据包的目的 IP 地址是否可达；
5：协议栈发送带宽利用率可达 93%，高发送带宽下，内部仲裁机制保证 PING 和 ARP 功能不受任何影响；
6：发送过程不会造成丢包；
7：提供64bit位宽AXI4-Stream形式的MAC接口，可与Xilinx官方的千兆以太网IP核Tri Mode Ethernet MAC，以及万兆以太网 IP 核 10 Gigabit Ethernet Subsystem、10 Gigabit Ethernet MAC 配合使用；
有了此协议栈，我们无需关心复杂的UDP协议的实现了，直接调用接口即可使用。。。
本UDP协议栈用户接口发送时序如下：
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本UDP协议栈用户接口接收时序如下：
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MAC数据缓冲FIFO组

该方案为开源方案，本博主只是做了简单优化；
这里对代码中用到的数据缓冲FIFO组做如下解释：
由于 UDP IP 协议栈的 AXI-Stream 数据接口位宽为 64bit，而 Tri Mode Ethernet MAC 的 AXI-Stream数据接口位宽为 8bit。因此，要将 UDP IP 协议栈与 Tri Mode Ethernet MAC 之间通过 AXI-Stream 接口互联，需要进行时钟域和数据位宽的转换。实现方案如下图所示：
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收发路径(本设计只用到了发送)都使用了2个AXI-Stream DATA FIFO，通过其中1个FIFO实现异步时钟域的转换，1个FIFO实
现数据缓冲和同步Packet mode功能；由于千兆速率下Tri Mode Ethernet MAC的AXI-Stream数据接口同步时钟信号为125MHz，此时，UDP协议栈64bit的AXI-Stream数据接口同步时钟信号应该为125MHz/(64/8)=15.625MHz，因此，异步
AXI-Stream DATA FIFO两端的时钟分别为125MHz(8bit)，15.625MHz(64bit)；UDP IP协议栈的AXI-Stream接口经过FIFO时钟域转换后，还需要进行数据数据位宽转换，数据位宽的转换通过AXI4-Stream Data Width Converter完成，在接收路径中，进行 8bit 到 64bit 的转换；在发送路径中，进行 64bit 到 8bit 的转换；MAC数据缓冲FIFO组代码架构如下：
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Tri Mode Ethernet MAC

Tri Mode Ethernet MAC主要是为了适配1G/2.5G Ethernet PCS/PMA or SGMII，因为后者的输入接口是GMII，而Tri Mode Ethernet MAC的输入接口是AXIS，输出接口是GMII，Tri Mode Ethernet MAC配置如下：
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PHY芯片

本例程提供4套vivado工程源码，分别用到了RTL8211、YT8531C、KSZ9031、B50610等市面上主流的PHY型号，通过这些型号PHY的使用，你将能学会其他型号PHY的使用，因为很多都是兼容的，比如RTL8211兼容YT8531，B50610兼容88E1518等；此外，还提供了PHY的参考原理图，一并放在了资料包中；如下：
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IP地址、端口号的修改

UDP协议栈留出了IP地址、端口号的修改端口供用户自由修改，位置在顶层模块如下：
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UDP视频接收显示QT上位机

该方案为开源方案；仅提供Win10版本的QT上位机，位置如下：
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以Win10版本为例，源码位置如下：
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以Win10版本下，可以点击已经编译好的QT软件直接运行，位置如下：
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QT上位机运行效果如下：
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我们的QT目前仅支持1280x720分辨率的视频抓图显示，但同时预留了1080P接口，对QT开发感兴趣的朋友可以尝试修改代码以适应1080P，因为QT在这里只是验证工具，不是本工程的重点，所以不再过多赘述；

工程源码架构

提供4套工程源码，以工程源码1为例，工程Block Design设计如下：
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提供4套工程源码，以工程源码1为例，综合后的工程源码架构如下：
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4、vivado工程源码1详解–>Artix7–35T，YT8531C做PHY版本

开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：OV5640摄像头或动态彩条，分辨率1280x720@30Hz；
输出：千兆UDP网络视频，分辨率1280x720@60Hz；
光编码方案：Xilinx官方Aurora 8B10B IP核；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
图像缓存方案：DDR3颗粒，单帧缓存；
以太网传输层协议：UDP协议，千兆速率；
以太网MAC层方案：Xilinx官方Tri Mode Ethernet MAC IP核，固定千兆模式；
以太网物理层方案：YT8531C芯片，延时模式，RGMII接口；
实现功能：FPGA实现高速接口转网络视频传输；
工程作用：此工程目的是让读者掌握FPGA实现高速接口转网络视频传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
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5、vivado工程源码2详解–>Artix7–35T，RTL8211E做PHY版本

开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：OV5640摄像头或动态彩条，分辨率1280x720@30Hz；
输出：千兆UDP网络视频，分辨率1280x720@60Hz；
光编码方案：Xilinx官方Aurora 8B10B IP核；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
图像缓存方案：DDR3颗粒，单帧缓存；
以太网传输层协议：UDP协议，千兆速率；
以太网MAC层方案：Xilinx官方Tri Mode Ethernet MAC IP核，固定千兆模式；
以太网物理层方案：RTL8211E芯片，延时模式，RGMII接口；
实现功能：FPGA实现高速接口转网络视频传输；
工程作用：此工程目的是让读者掌握FPGA实现高速接口转网络视频传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
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6、vivado工程源码3详解–>Artix7–35T，KSZ9031做PHY版本

开发板FPGA型号：Artix7–xc7a35tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：OV5640摄像头或动态彩条，分辨率1280x720@30Hz；
输出：千兆UDP网络视频，分辨率1280x720@60Hz；
光编码方案：Xilinx官方Aurora 8B10B IP核；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
图像缓存方案：DDR3颗粒，单帧缓存；
以太网传输层协议：UDP协议，千兆速率；
以太网MAC层方案：Xilinx官方Tri Mode Ethernet MAC IP核，固定千兆模式；
以太网物理层方案：KSZ9031芯片，延时模式，RGMII接口；
实现功能：FPGA实现高速接口转网络视频传输；
工程作用：此工程目的是让读者掌握FPGA实现高速接口转网络视频传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
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7、vivado工程源码4详解–>Artix7–100T，B50610做PHY版本

开发板FPGA型号：Artix7–xc7a100tfgg484-2；
FPGA开发环境：Vivado2019.1；
输入：OV5640摄像头或动态彩条，分辨率1280x720@30Hz；
输出：千兆UDP网络视频，分辨率1280x720@60Hz；
光编码方案：Xilinx官方Aurora 8B10B IP核；
回环光口类型：1路SFP光口；
高速收发器类型：GTP，线速率5Gbps；
Aurora 8B10B用户数据位宽：32 bit；
图像缓存方案：DDR3颗粒，单帧缓存；
以太网传输层协议：UDP协议，千兆速率；
以太网MAC层方案：Xilinx官方Tri Mode Ethernet MAC IP核，固定千兆模式；
以太网物理层方案：B50610芯片，延时模式，RGMII接口；
实现功能：FPGA实现高速接口转网络视频传输；
工程作用：此工程目的是让读者掌握FPGA实现高速接口转网络视频传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：
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8、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；
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3：如果你的vivado版本高于本工程vivado版本，解决如下：
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打开工程后会发现IP都被锁住了，如下：
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此时需要升级IP，操作如下：
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FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：
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更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

9、上板调试验证

准备工作

需要准备的器材如下：
OV5640摄像头或者笔记本电脑，没有则请使用FPGA内部生成的彩条；
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
网线；
我的开发板了连接如下：
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然后将电脑端IP地址设置为如下：
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然后下载bit或者固化bin文件，即可开始测试；

ping测试

打开电脑CMD，输入ping指令；
单次ping测试如下：
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连续ping测试如下：
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ARP测试

打开电脑CMD，输入ARP指令；如下：
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QT上位机配置

打开QT上位机配置如下，然后可以采集显示视频；
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Aurora 8B10B光口视频转以太网效果演示

Aurora 8B10B光口视频转以太网效果演示如下：

FPGA高端项目：图像采集+Aurora 8B10B+UDP图传架构

10、工程代码的获取

代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：文章末尾的V名片。
网盘资料如下：
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此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：
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