本节内容旨在教会大家如何下载程序进入FPGA并且验证我们前几节所做的VGA显示实验。
材料
- EP4CE10F17C8N FPGA 、USB_Blaster 下载器
- 完整Verilog代码、Quartus II 14.3
操作
点击左上方的Pin_Planner
各个项的功能：
我们可以从图中看到整个FPGA的管脚分布以及管脚的功能，所谓引脚绑定主要是让Verilog代码中的输入输出口映射到实际物理器件上，安照下表将端口逐个绑定到对应引脚上：
可以看到，有个别引脚是专门用来输出时钟信号的，管脚绑定要与实际硬件电路设计相关。
绑定完引脚后，我们还要再进行一次全编译：
可以看到，经过全编译，各项资源使用的详情呈现在我们的眼前。接下来就是下载步骤了，同样Quartus也支持一键下载功能，现在使用USB_Blaster 的JTAG口与开发板相连，注意，尽量不要热插拔JTAG口，容易烧坏FPGA。
点击programmer
安照步骤一次点击即可，注意下载文件一般在outputfile文件夹里，并且是以 .sof 结尾；当最右边进度条进度100%时下载即完成！
实际效果
可以看到，完美显示！
善后工作
1、未使用引脚的处理
点击Assignment下的Device选项，将Unused Pins 设置为三态输入
2、程序的固化
以前面方法下载的程序将在下一次上电时丢失，因此如果想让FPGA记住我们的网表，那么就要进行程序的固化。
其实程序固化十分好理解，原本我们是直接下载网表文件，固化的话我们就要把网表下载到外部Flash当中去，FPGA上电时会自动读取出来，因此我们首先要制作Flash下载文件。
点击File下的Convert Programmin Files。
选项一填写输出的文件，即.jic格式的文件，选项二是选择Flash的信号，这里是是EPCS16系列，
选项三这个框内，点击上面的选项选择FPGA型号，
点击下面的选项选择要下载的网表文件：
待 .jic 文件生成后，我们再按之前的下载方法，将.jic下载到开发板上：
这样就完成了程序的固化！