华为海思数字芯片设计笔试第二套

发布于:2024-04-15 ⋅ 阅读:(116) ⋅ 点赞:(0)

1.声明

下面的题目作答都是自己认为正确的答案,并非官方答案,如果有不同的意见,可以评论区交流。
这些题目也是笔者从各个地方收集的,感觉有些题目答案并不正确,所以在个别题目会给出自己的见解,欢迎大家讨论。

2.题目

1.以下关于过程赋值的描述,不正确的是()
A 在⾮阻塞性过程赋值中,使⽤赋值符号“< =”
B 赋值操作符是“=”的过程赋值是阻塞性过程赋值
C 在⾮阻塞性过程赋值中,对⽬标的赋值是⾮阻塞的(因为时延),但可预定在将来某个时间步发⽣(根据时延:如果是 0 时延,那么在当前时间步结束)
D ⾮阻塞性过程赋值在其后所有语句执⾏前执⾏

正确答案:D
解析:非阻塞性赋值的特点是它们不会立即执行,而是允许当前always块中的剩余语句继续执行,赋值操作的结果直到当前时间步结束或指定的延迟之后才生效。这意味着,非阻塞性赋值不会影响其后语句的执行顺序。

2.芯⽚的功耗和下列哪种不强相关_____________。
A 资源利⽤率
B 核电压
C 组合逻辑级数
D 翻转率

正确答案:C
解析:资源利⽤率事实上影响翻转率,通过 toggleRateCV^2*freq 来看,组合逻辑级数本 ⾝不强相关。

3.下列说法错误的是( )
A Clock Buffer Enable 使能率越⼤,功耗越⼤
B 电路时钟频率越⾼,则电路的动态性越⾼,功耗越⼤
C 输⼊并联终结电阻越⼤,功耗越⼤
D Fanout 越⼤,驱动的负载越多,负载电容越⼤,功耗越⼤

正确答案:C
解析:排除法来看是 C,⼜有说法称 P=U^2/R 来计算,可以说明 R 越⼤ P 越⼩。

4.关于状态机的描述,如下错误的是()
A 不同状态机之间的相互关系要明晰,避免状态异常导致配合关系异常。
B 状态机的安全完全取决于 RTL 编码⽅式和⻛格,推荐使⽤“独热码”作为状态机的状态。
C 状态机中有异常保护、防挂死处理,确保每个状态都能在异常情况下能恢复。
D 在状态机轮转中作为跳转条件的两个互斥信号应⽤⼀个信号表示。
正确答案:B
解析:过于绝对

5.下列电路中不属于时序逻辑电路的是__________
A 全加器
B 加法器
C 分频器
D 计数器
正确答案:A
解析:加法器可能是带 FF 的那种。

6.以下关于 TESTBENCH 的描述,错误的是( )
A TESTBENCH 采⽤分层结构,通常包括测试⽤例层、数据交换层及待测模块层
B TESTBENCH 是为了完成对逻辑的验证⽽搭建的仿真环境
C TESTBENCH 编码设计对可测试性没有要求
D TESTBENCH ⽤来发送激励数据、控制仿真执⾏,并完成输出结果⽐较
正确答案:C

7.以下哪种匹配⽅式的匹配器件是紧靠驱动端布局的 ( )
A Thevenin 等效匹配
B 并联匹配
C AC匹配(RC 匹配)
D 串联匹配
D
解析:ABC 为接收端并联匹配,D 为发射端(驱动端)串联匹配

8.表达式 Xn+1(t+T)=Xn(t),其中 T 为时钟周期,描述的是________。
A T触发器
B SR 触发器
C D 触发器
D JK 触发器
正确答案:C
因为D触发器是输入什么下一周期就输出什么,T触发器是如果输入为1则下一周期反转,输入为零则保持
在这里插入图片描述
9.
main(){
int i=8;
printf(“%d\n”,++i);
printf(“%d\n”,i–);
}
上⾯代码的打印输出分别为:( )
A 9 9
B 8 8
C 9 8
D 8 9
正确答案:A
解析:++i,运算前先增,i++,运算后增。

10.寻址容量为 15k8bit 的 RAM 需要( )根(地址和数据线不复⽤)地址线和数据线。
A 22
B 17
C 23
D 18
正确答案:B
解析:地址容量2的话,需要21,即1根数据线。地址容量15k的话,需要15k<24
210=214,即14根数据线。(4+10)+8=22

11.下列哪项不是导致信号完整性问题的原因( )
A 信号电平越来越低,噪声裕量⼩
B 信号频率越来越⾼
C 信号接收端获取到了错误的电平值。
D 波形 01 变化斜率要求⾼爬坡时间短
正确答案:C

12.下⾯关于异步信号同步化描述正确的是 ( )
A RAM 端⼝信号如果已经做了多时钟周期约束,则不需要再考虑异步信号同步化处理。
B 在跨时钟域同步化处理时,使⽤两级寄存器结构可以完全消除亚稳态。
C 多 bit 信号同步化可以使⽤可靠的握⼿电路、格雷码或 FIFO 实现。
D 在跨时钟域之间不要使⽤组合逻辑,防⽌出现亚稳态。
正确答案:C
主要这个D选择,我的理解是:在跨时钟域之间不要使用组合逻辑,防止出现亚稳态。这个描述是不完全准确的。虽然在设计跨时钟域接口时,应尽量避免在信号路径上使用组合逻辑,因为组合逻辑可能会加剧亚稳态问题的严重程度,但问题的核心不在于是否使用组合逻辑,而在于如何合理设计信号的同步机制和确保时序的正确性。组合逻辑可以使用,但需要谨慎处理,并确保信号在进入另一个时钟域前已经稳定。

13.下列哪个不是解决跨时钟域多位信号同步的⽅法________。
A 握⼿通信⽅式
B 同步 FIFO 隔离
C 双端⼝ RAM 通信⽅式
D 格雷码输出
正确答案:B

14.若⼀模拟信号为带限,且对其抽样满⾜奈奎斯特条件,则只要将抽样信号通过________即
可完全不失真恢复原信号。
A 理想带通滤波器;
B 理想低通滤波器;
C 理想带阻滤波器;
D 理想⾼通滤波器;
正确答案:B

15.测量⼀个时钟的频率准确度,合适的仪器是 ( )
A 示波器
B 晶体振荡器
C 频率合成器
D 频率计
正确答案:D
解析:频率计是专门用于测量信号频率的仪器,能提供准确的频率测量值。

16.在 Verilog HDL 中,定义变量并进⾏运算如下:
wire [5:0] .memo mem1 ,mem2;
wire [2:0] data_out;
assign mem0 = 0x29;
assign mem1 = 0x1B;
assign mem2 = 0x34;
assign data out = mem0[5: 3]+mem1[4:2] + mem2[3:1];
请问 data
out 的输出值为( D )
A 0x7
B0xD
C 0x3
D 0x5
正确答案:D
解析:mem0=6’b10_1001;mem1=6’b01_1011;mem2=6’b0011_0100
所以3‘b101+3’b110+3’b010=5+6+2=13=4’b1101
所以data out=3‘b101

17.卡诺图上变量的取值顺序是采⽤:()
A ASCII 码
B 循环码
C ⾃然⼆进制数
D ⼆进制码
正确答案:B
解析:卡诺图上变量的取值顺序,以2bit为列子:00 01 11 10
循环码也叫格雷码,相邻只跳变一位

18.DDR3 芯⽚的接⼝电平是()
A SSTL-1.8。
B CML。
C HSTL-1.8。
D SSTL-1.5。
正确答案:D
解析:
DDR3电平标准为:SSTL15 ,1.5V±0.075V
DDR2接口电平标准:SSTL_18
DDR接口电平标准:SSTL_2

19.下⾯关于$display. $strobe, $monitor 的区别描述正确的是 ()
A s t r o b e 直接⽴刻输出, strobe 直接⽴刻输出, strobe直接刻输出,display 是等稳定后输出,$monitor 是发⽣变化时输出
B d i s p l a y 直接⽴刻输出, display 直接⽴刻输出, display直接刻输出,monitor 是等稳定后输出,$strobe 是发⽣变化时输出
C d i s p l a y 直接⽴刻输出, display 直接⽴刻输出, display直接刻输出,strobe 是等稳定后输出,$monitor 是发⽣变化时输出
D s t r o b e 直接⽴刻输出, strobe 直接⽴刻输出, strobe直接刻输出,monitor 是等稳定后输出,$display 是发⽣变化时输出
正确答案:C

20.在有符号数的乘法运算中,8 ⽐特有符号数乘以 12 ⽐特有符号数,运算结果⽤多少⽐特
的有符号数表式则既不会溢出也不会浪费__________
A 20
B 18
C 21
D 19
正确答案:A
解析:有符号乘法的结果位宽为直接将两个乘数的位宽相加

21.组合逻辑电路消除竞争冒险的⽅法有________。
A 后级加驱动电路
B 输⼊端加滤波电路
C 屏蔽输⼊信号的尖峰⼲扰
D 在输出端接⼊滤波电路
正确答案:D
解析:数字电路中常见消除竞争与冒险的方法:1、接入滤波电容,因为尖峰脉冲一般都很窄(多在几十纳秒以内),所以只需要在输出端接一个很小的滤波电容,就可以将尖峰脉冲的宽度削弱至电路的阈值电压以下。但输出波形随电容变化,所以适用于对波形前、后沿无严格要求的场合;2、引入选通脉冲,选通脉冲在输出稳定之后才拉高,所以可以消除稳定之前的尖峰脉冲。但是,使用这种方法,必须得到一个与输入信号同步的选通脉冲,对它的宽度和作用时间有严格的要求;3、修改逻辑设计,增加冗余项。这种方法使用范围有限,考虑的情况比较多,在不同输入的时候,冗余项会不一样,所以如果考虑所有情况,会花费比较多的资源,如果设计的好,适用范围可以适当增加

22.对于代码覆盖率,以下说法错误的是:()
A 这可以帮助发现是否存在冗余代码
B 可以帮助确定代码⾏是否被完全执⾏
C 可以帮助发现状态机跳转路径是否覆盖
D 可以帮助确定功能需求是否完全实现
正确答案:D

23.⼀个⼋位⼆进制减法计数器,初始状态为 00000000,问经过 268 个输⼊脉冲后,此计数
器的状态为_________。
A 11110101
B 11001111
C 11110011
D 11110100
正确答案:D
解析:当00000000减去1时,会跳到11111111,这是因为在8位二进制中,00000000的前一个数是11111111(相当于无符号整数下的255)。这种循环行为意味着计数器的值实际上是在0到255之间循环的,即一个周期就是256,所以268-256=12,所以-12=8’b11110100

24.对于⼀般的逻辑电平,各参数需满⾜如下________的关系。
A Voh>Vih>Vt>Vol>Vil;
B Vih>Voh>Vt>Vol>Vil;
C Voh>Vih>Vt>Vil>Vol;
D Vih>Voh>Vt>Vil>Vol;
正确答案:C
解析:
输入高电平(VIH):当输入电平高于VIH,则认为输入电平为高电平。
输入低电平(VIL):当输入电平低于VIL,则认为输入电平为低电平。
输出高电平(VOH):逻辑门的输出为高电平时,电压必须大于此值。
输出低电平(VOL):逻辑门的输出为低电平时,电压必须小于此值。
阈值电平(VT):电路刚好能翻转时的电平。
一般情况下:VOH>VIH>VT>VIL>VOL

25.提⾼同步设计的⼯作频率的原则中,可⾏的措施是()。
A 打平设计的层次结构,使得模块边界充分优化
B 打开综合器资源共享选项
C 复杂状态机采⽤⼆进制编码或者格雷码
D 减少组合逻辑级数

正确答案:D
选项A中提到打平设计的层次结构,虽然可以优化模块边界,但对工作频率的提升作用有限。
选项B中提到打开综合器资源共享选项,资源共享可以减少逻辑资源的使用,但并非直接影响工作频率的措施。
选项D中提到减少组合逻辑级数,减少级数可以减少延时,从而提高工作频率。

26.对于⼀般的逻辑电平,各参数需满⾜如下的关系()
A Vih>Voh>Vt>Vil>Vol
B Vih>Vol>Vt>Vol>Vil
C Voh>Vih>Vt>Vil>Vol
D Voh>Vih>Vt>Vol>Vil
正确答案:C
解析:
输入高电平(VIH):当输入电平高于VIH,则认为输入电平为高电平。
输入低电平(VIL):当输入电平低于VIL,则认为输入电平为低电平。
输出高电平(VOH):逻辑门的输出为高电平时,电压必须大于此值。
输出低电平(VOL):逻辑门的输出为低电平时,电压必须小于此值。
阈值电平(VT):电路刚好能翻转时的电平。
一般情况下:VOH>VIH>VT>VIL>VOL

27.下列关于寄存器等价优化错误的是(D)
A 通过显式的综合约束代码可以阻⽌⼯具进⾏等价寄存器优化
B 综合⼯具会⾃动优化等价寄存器
C 通过综合⼯具选项设置可以阻⽌⼯具进⾏等价寄存器优化
D 综合⼯具等价寄存器优化不会跨越代码⼀级模块
正确答案:D
解析:现代综合工具在进行等价寄存器优化时,通常会考虑整个设计的上下文,包括跨越不同模块的寄存器。这意味着,如果工具能够确定不同模块中的寄存器在功能上是等价的,它可能会进行优化以减少寄存器的数量。因此,等价寄存器优化完全可以跨越代码的一级模块进行。

28.在两个⽅向上交替的传输为:()
A 全双⼯
B 单⼯
C 串⾏
D 半双⼯
正确答案:D

29.下列关于 initial 和 always 的说法错误的是()
A initial 只能执⾏⼀次;
B initial 和 always 的区别是前者不可以综合,后者可以综合;
C always 始终循环执⾏;
D initial 和 always 不能同时执⾏;
正确答案:D

30.未施加外部电压时,PN 结中电流()
A 从 N 区到P区
B 不确定
C 等于零
D 从P区到 N 区
正确答案:C
解析:当p给高压,N给低压可以导通;否则不导通

31.FPGA 中的 BRAM 使⽤的 ECC 的特性有哪些()
A 只能可以发现 1 或者 2bit 错误
B 可以纠正 1bit 错误
C 可以发现 2bit 以上的错误
D 可以纠正 2bit 错误
正确答案:B
解析:ECC 主要作⽤是单 bit 纠错,双 bit 检错,当然不包括 2bit 以上了。

32.要把 10M 时钟域下的⼀个模 10 计数器的值,传递到异步的 100M 时钟域下。以下说法
正确的有________。
A 可以把计数值转换成格雷码,再⽤ 100M 时钟采样
B 可以通过异步 fifo 传递计数值
C 可以⽤计数值+握⼿信号的⽅式传递
D 可以先⽤ 100M 时钟把计数值打 2 拍,再采样
正确答案:BC
解析:A不对,是因为从10跳转到0的时候,多bit发送变化

33.为保证器件接⼝的可靠性,哪些因素我们需要关注()?
A 温度漂移
B 时钟抖动
C 电源噪声
D 器件参数离散性
正确答案:ABCD

34.在 Verilog HDL 中,下列关于表达式的描述正确的是()
A 表达式中可使⽤函数调⽤
B 表达式由操作数和操作符组成
C 表达式中的整数值可被解释为有符号数或⽆符号数
D 表达式可以使⽤数值
正确答案:ABCD

35.下⾯关于 always 语句描述正确的是________。
A 阻塞赋值按照顺序执⾏,⾮阻塞赋值并发执⾏。
B 时序逻辑 always 中敏感表中必须标明时钟信号和复位信号(如果使⽤异步复位)。
C 在时序逻辑语句块中⾮阻塞赋值和阻塞型赋值都可以使⽤
D 组合逻辑 always 中敏感表可以标明敏感变量,也可以使⽤*替代。
正确答案:ABD
解析: C 是⼀个争议点,语法上当然是能⽤的,但可能会导致设计的困难,所以可以认为不能⽤。

36.⼆进制减法遵循下⾯哪些规则()
A 0-1=1
B 1-0=1
C 1-1=0
D 0-0=0
正确答案:ABCD
解析:0-1=-1,就是对于2bit数就是2’b11,那么截高位就是1

37.以下属于常⽤逻辑电平的有()
A PECL
B LVTTL
C LVDS
D LVCMOS
正确答案:ABCD
解析:
TTL、CMOS、LVTTL、LVCMOS;
RS232、RS422、RS485(12V,5V,3.3V);
ECL(Emitter Coupled Logic)、PECL(Pseudo/Positive Emitter Coupled Logic)、LVDS(Low
Voltage Differential Signaling)、GTL(Gunning Transceiver Logic)、BTL(Backplane Transceiver
Logic)、ETL(enhanced transceiver logic)、GTLP(Gunning Transceiver Logic Plus);

38.下列⽅法对提升系统时钟频率有帮助的有_______。
A 采⽤ pipeline 设计
B 升⾼器件环境温度
C 减少组合逻辑级数
D 使⽤全局的时钟资源
正确答案:ACD
解析:这个D有点不清楚,但是别人认为都是对的

39.如下属于差分电平的是_______。
A LVPECL
B LVTTL
C CML
D LVDS
正确答案:ACD
解析:常⽤的差分逻辑电平,包括 LVDS、xECL、CML、HCSL/LPHCSL、TMDS 等”,反正就
TTL、CMOS 不是。

40.下列关于 initial 和 always 的说法正确的是_______。
A initial 只能执⾏⼀次
B initial 不可以综合,always 可以综合
C always 只要条件符合即可执⾏
D initial 和 always 不能同时执⾏
正确答案:ABC


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