【verilog】多个 if 控制同一个变量（后面会覆盖前面）非阻塞赋值真的并行吗？-EW帮帮网

非阻塞赋值 (<=) 是“并行”的，但是代码顺序会影响结果？”这正是 Verilog 的硬件描述本质 vs 行为语义之间的微妙之处。

是的！非阻塞赋值 <= 从行为上是并行的，也就是说：

always @(posedge clk) begin
    a <= b;
    b <= c;
end

这段代码的意思是：

这叫做非阻塞（non-blocking），等价于这样写的“并行赋值逻辑”：

临时保存所有右边值：
    tmp_a = b
    tmp_b = c
时钟来临，一起赋值：
    a <= tmp_a
    b <= tmp_b

所以你说它“并行”是对的！💯

重点来了！

“并行”只适用于赋值的“时间点”，不适用于你写代码时的“表达顺序”

来看下面这个例子，关键点是多个 if 控制同一个变量的场景：

always @(posedge clk) begin
    if (a)
        x <= 1;
    if (b)
        x <= 2;
end

当 a=1 且 b=1，你是想：

即使两个赋值语句都在非阻塞、在行为上并行，它们还是描述了两个竞争的硬件连接，Verilog 编译器不可能自动帮你“合并”这两个赋值。

所以顺序不是运行时的顺序，而是你代码“行为逻辑优先级”的顺序

层级	你写的代码意义	实际电路含义	是否考虑顺序
行为级 (Behavioral)	多个 if 判断	多个触发条件	顺序决定优先级（谁“最后”赋值）
RTL级 (Register Transfer Level)	每一条赋值对应电路	描述寄存器、组合逻辑	并行，但赋值冲突要人为控制
门级 (Gate Level)	最终逻辑门实现	真正并行门电路	无代码顺序，纯逻辑表达

非阻塞赋值只是告诉 Verilog 在时钟沿后一起更新，它不会自动解决你逻辑写法上的冲突或覆盖问题。

如果你写多个 x <= xxx;，就相当于你拉了好多根线同时往一个寄存器塞值，编译器只能“按你写的顺序取最后那个”。

问题	回答
非阻塞赋值是并行的吗？	✅ 是的，更新在时钟沿后同时发生
那为什么顺序会影响？	因为你可能给一个变量多次赋值，Verilog 会保留最后一次赋值（前面的等于白费）
所以 Verilog 是并行的吗？	✅ 硬件层面是并行的，但行为描述上，赋值意图仍体现为“谁优先、谁覆盖”
怎么避免这种顺序冲突？	- 同一变量赋值最好统一用 `if-else` - 先算中间变量，最后只赋一次 - 多个模块分开处理不同变量

【verilog】多个 if 控制同一个变量（后面会覆盖前面）非阻塞赋值真的并行吗？