【Verilog】期末复习

数字逻辑电路分为哪两类？它们各自的特点是什么？

组合逻辑电路：任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关

没有记忆功能，只有从输入到输出的通路，没有从输出到输入的回路

时序逻辑电路：电路的输出不仅与当前时刻输入的变量的取值有关，而且与电路的原状态（即过去的输入情况）有关

Verilog HDL描述数字逻辑电路的建模方式有哪几种？它们各自的特点是什么？

数据流建模：数据不会存储，输入信号经过组合逻辑电路传到输出时类似于数据流动，而不会在其中存储，通过assign连续赋值语句进行描述

行为级建模：从电路外部行为的角度对其进行描述，抽象，（过程语句，语句块，过程赋值语句，条件分支，循环）

结构化建模：将硬件电路描述成一个分级子模块系统，通过逐层调用这些子模块构成功能复杂的数字逻辑电路和系统的一种描述方式

模块级建模

门级

开关级

解释名词

FPGA--Field Programmable Gate Array 现场可编程门阵列

ASIC--Application Specific Integrated Circuit 专用集成电路

IP--Intellectual Property 知识产权

RTL--Register Transfer Level 寄存器传输级

EDA--Electronic Design Automation 电子设计自动化

写出下面程序中变量x、y、z、a、b的类型

assign z=x&y;
initial
    begin
        a=4'b1010;
        b=8'hff;
    end

wire：x、y、z

reg：a、b

分别通过阻塞赋值和非阻塞赋值语句描述如下电路

阻塞

module block(
    input wire din,
    input wire clk,
    output reg[3:0] q
);
    always@(posedge clk)
        begin
            q[3]=q[2];
            q[2]=q[1];
            q[1]=q[0];
            q[0]=din;
        end

module block(
    input wire din,
    input wire clk,
    output reg[3:0] q
);
    always@(posedge clk)
        begin
            q[3]<=q[2];
            q[2]<=q[1];
            q[1]<=q[0];
            q[0]<=din;
        end

画出下面程序的仿真波形图，并通过串行语句实现

parameter T=10;
    initial
        fork
        wave=0;
        #T wave=1;
        #(2*T) wave=0;
        #(3*T) wave=1;
        #(4*T) wave=0;
        #(5*T) wave=1;
        join

parameter T=10;
    initial
        being
        wave=0;
        #T wave=1;
        #T wave=0;
        #T wave=1;
        #T wave=0;
        #T wave=1;
        end

parameter T=10;
    initial
        begin
            wave=0;
            while(1)
            #10 wave=~wave;
        end

2输入8位加法器，a b sum cin cout

module eight_bits_fulladder(sum,cout,a,b,c,cin);
    output[7:0] sum;
    output cout;
    input[7:0] a,b;
    input cin;
    
    assign {cout,sum}=a+b+cin;
endmodule

module eight_bits_fulladder_tb;
    reg cin;
    reg[7:0] a,b;
    wire cout;
    wire[7:0] sum;
    eight_bits_fulladder U1(sum,cout,a,b,cin);
    initial
        begin 
        a=8'b0;b=8'b0;cin=0;
        #10 a=8'b0;b=8'b0;cin=1;
        #10 a=8'b0;b=8'b1;cin=0;
        #10 a=8'b0;b=8'b1;cin=1;
        #10 a=8'hfe;b=8'h1;cin=0;
        #10 a=8'hfe;b=8'h1;cin=1;
    end
endmodule

设计一个带复位端并且可以对输入的clk进行任意分频

module addr(count,clk,rst,qout);
    input clk,rst;
    output reg[31:0] count;
    always@(posedge clk)
        begin
            if(!rst) count<=0;
            else count=count+1;
        end
    assign qout<=count[0] //二分频
endmodule

module addr_tb;
    reg clk,rst;
    wire[31:0] cout;
    wire qout;
    addr U1(count,clk,rst,qout);
    always #10 clk=~clk;
    initial
        begin
             clk=0;rst=0;
            #20 rst=1;
            #100 rst=0;
            #10 rst=1;
        end
endmodule