目 录
1 绪论 1
1.1 SDH与帧同步概述 1
1.2 FPGA现状与发展 2
1.3 论文内容介绍 3
2 帧同步 4
2.1 引言 4
2.2 帧数据结构 4
2.3数据传送 5
2.3.1 发送方向的数据传送 5
2.3.2 接收方向的数据传送 5
2.3.3 OC-192帧至数据通道映射 5
2.4 VSR帧同步 6
3 算法原理 8
3.1 引言 8
3.2 OC-192帧同步模块功能描述 8
3.3 帧对齐方案 8
3.3.1 常见帧对齐方案概要 8
3.3.2 帧对齐电路结构性能分析 12
3.3.3 OC-192帧同步模块总体电路结构 12
4 设计与实现 13
4.1研究背景与语言工具简介 13
4.1.1 FPGA概述 13
4.1.2 Verilog HDL语言简介 13
4.1.3 Quartus II仿真环境简介 14
4.2 帧同步算法的设计 16
4.2.1 模块设计 17
4.2.2 设计仿真 23
5 结论 26
6 参考文献 27
7 附录 28
7.1 基于Verilog HDL语言的实体整体描述 28
7.2 二分查找法原理仿真图 34
8 致谢 35
3 算法原理
3.1 引言
发送方向集成电路用于将QC-192成帧器的输出数据进行通道映射与重组，转换成适合于并行传输的数据流。其总体功能与模块划分在前两章中分别有所描述。本章详细讨论了转换集成电路发送方向上OC-192帧同步模块、延时存储和检错，并对部分模块的电路结构和设计参数选择进行了讨论和优化。
3.2 OC-192帧同步模块功能描述
从SDH测试仪发送的OC-192帧结构数据经10Gbit/s Transponder光模块串并转换成16路622Mbit/s数据送给转换集成电路。此时，SDH帧首比特不能保证出现在16比特数据的最高位（MSB），而是随机等概率的出现在16比特中的任意一位。同理，经过FPGA 的1:10串并的数据，SDH帧首比特等概率的出现在160比特数据的任意一位。这就要求发送方向FPGA中必须包含一个帧同步电路功能模块，它能够搜索数据流中SDH帧同步字符，使帧的首比特出现在160比特数据的最高位，使数据对齐，并给出帧同步信号，指示帧头的位置。
3.3 帧对齐方案
3.3.1 常见帧对齐方案概要
（1）由简单并行帧对齐电路构成的帧对齐方案
对于OC-192速率等级，首先经串并转换将串行数据扩展为160位并行数据，然后采用159位宽数据寄存器寄存上一周期的数据，并和当前周期的160位数据同时输出，得到一个319位宽的数据，这样每一时钟周期都有近一半的数据是和上一周期相重复的。接下来搜索SDH帧同步字符的位置。方法是采用159个20位比较器与帧同步字符比较，当帧同步字符与待比较数据相等的时候，该比较器给出指示信号，表示找到了帧同步字符在160位数据中的位置。随后的159-8编码器锁存该位置信号并输出8位二进制编码的位置指示信号给通道选择器。通道选择器根据同步码组的具体位置从319位的数据中选择出需要的对齐帧数据。
该方案理论上对高、低速率均适用。但对于OC-192这样的高速数据流，如果采用FPGA实现，需要使用159个20位比较器（码组和比较器位数的选择在后面有讨论）和一个319:160选择器（功能见表3-1）。此种选择器不仅电路规模较大，而且延时太大，其延时和电路规模随控制码最大值的增加而增大。经仿真延时超过一个时钟周期（指10GHz1/60=62.2MHz时钟），不能满足电路实现需要。
